BỘ CÔNG THƯƠNG
TRƯỜNG ĐẠI HỌC KINH TẾ - KỸ THUẬT CÔNG NGHIỆP
KHOA ĐIỆN - ĐIỆN TỬ - BỘ MÔN ĐIỆN TỬ
BÀI GIẢNG
THIẾT KẾ SỐ DÙNG NGÔN NGỮ
MÔ TẢ PHẦN CỨNG
Đối tượng: HSSV trình độ Đại học, Cao đẳng, TCCN
Ngành đào tạo: Dùng chung cho Khối ngành Công nghệ
Lưu hành nội bộ
1
BỘ CÔNG THƯƠNG
TRƯỜNG ĐẠI HỌC KINH TẾ- KỸ THUẬT CÔNG NGHIỆP
KHOA ĐIỆN - ĐIỆN TỬ
***
ĐỀ CƯƠNG CHI TIẾT HỌC PHẦN
THIẾT KẾ SỐ DÙNG NGÔN NGỮ
MÔ TẢ PHẦN CỨNG
(Theo phương thức đào tạo theo học chế tín chỉ)
Số tín chỉ : 02
Ngành đào tạo : CÔNG NGHỆ ĐIỆN TỬ VIỄN THÔNG
Trình độ đào tạo : ĐẠI HỌC
- Năm 2012 -
2
BỘ CÔNG THƯƠNG CỘNG HOÀ XÃ HỘI CHỦ NGHĨA VIỆT NAM
Trường Đại học Kinh tế - Kỹ thuật
Công nghiệp
Độc lập- Tự do- Hạnh phúc
CHƯƠNG TRÌNH TRÌNH ĐỘ ĐẠI HỌC
NGÀNH ĐÀO TẠO: CÔNG NGHỆ ĐIỆN TỬ VIỄN THÔNG

ĐỀ CƯƠNG CHI TIẾT HỌC PHẦN

Bài giảng "Thiết kế vi mạch VLSI và ASIC”- Trường ĐH KT-KT CN
12.Tài liệu tham khảo:
[1] Một số Ebook VHDL
[2] Thiết kế VLSI và ASIC, NXB Giáo dục, 2000.
[3] Tống Văn On, Nguyên lý mạch tích hợp ASIC lập trình được, Tập 1, 2, NXB
TK.
[4] Thiết kế mạch logic – Nguyễn Thuý Vân
13. Tiêu chuẩn đánh giá Sinh viên:
- Theo quyết định số 43/2007/QĐ-BGD&ĐT ngày 15 tháng 08 năm 2007 của Bộ
trưởng Bộ Giáo dục và Đào tạo.
- Theo quyết định số 25/2006/QĐ-BGD&ĐT ngày 26 tháng 06 năm 2006 của Bộ
trưởng Bộ Giáo dục và Đào tạo.
- Theo quyết định số 29/QĐ-ĐHKTKTCN ngày 09 tháng 10 năm 2007 của Hiệu
trưởng Trường Đại học Kinh tế - Kỹ thuật Công nghiệp.
- Hình thức thi kết thúc học phần: Thi viết
14. Cán bộ tham gia giảng dạy
Là giáo viên cơ hữu, giáo viên kiêm nhiệm, giáo viên thỉnh giảng do Khoa, Bộ
môn quản lý, phân công giảng dạy khi có đủ các điều kiện, tiêu chuẩn, được Hiệu
trưởng duyệt.
14.1. Giảng lý thuyết
Giảng viên có học vị từ Thạc sỹ trở lên, có kinh nghiệm trong giảng dạy hoặc
hướng dẫn thảo luận, được Bộ môn phân công.
14.2. Hướng dẫn làm bài tập, bài tập lớn, thảo luận, thực hành môn học, thí
nghiệm, tiểu luận.
Là giảng viên, giáo viên có học vị từ Cử nhân trở lên, có kinh nghiệm trong giảng
dạy hoặc hướng dẫn thảo luận, được Bộ môn phân công.
15. Nội dung chi tiết học phần (2 tiết/tuần)
Tuần
thứ
Nội dung

2.1.4. Chế tạo nMOS và CMOS
2.2. Các thuộc tính điện cơ bản của mạch MOS
và BiMOS
2.2.1. Quan hệ giữa dòng điện và điện áp
2.2.2. Điện áp ngưỡng của MOS transitor
2.2.3. Độ hỗ dẫn
2.2.4. nMOS đảo
2.2.5. CMOS đảo
2.2.6. Thuộc tính của transitor npn lưỡng cực
1,2,3 Giảng
3 Chương 3: Quy trình thiết kế hê thống VLSI
3.1. Công nghệ chế tạo CMOS và các qui tắc
thiết kế
3.1.1. Giới thiệu
3.1.2. Các bước chế tạo
3.1.3. Các qui tắc thiết kế
3.2. Bố trí hệ thống
3.2.1. Giới thiệu
3.2.2. Qui tắc bố trí CMOS và CMOS đảo
3.2.3. Bố trí các cổng NAND và NOR của
CMOS
3.2.4. Thiết kế các cổng logic phối hợp của
CMOS
3.3. Các thông số ảnh hưởng hiệu suất của hệ
thống
3.3.1. Điện dung MOSFET
3.3.2. Điện dung bề mặt
1,2,3 Giảng
5
3.3.3. Điện dung ký sinh

4.3. Tổng quan về cấu trúc FPGA
4.4. Các công nghệ chế tạo FPGA
4.5. Lựa chọn FPGA phù hợp với thiết kế
4.6. Quá trình lập trình FPGA
1,2,3 Giảng
7 Chương 5: Công nghệ thiết kế ASIC
5.1. Tổng quan về ASIC
5.1.1. Sự phát triển công nghệ bán dẫn
5.1.2. Sự ra đời của công nghệ ASIC
5.2. Phân loại ASIC
1,2,3 Giảng
6
5.3. Một số dòng sản phẩm tiêu biểu hiện nay
5.3.1. Các sản phẩm của Xilinx
5.3.2. Các sản phẩm của Actel
5.3.3. Các sản phẩm của Altera
5.4. Qui trình thiết kế ASIC tổng quát
5.4.1. Đầu vào thiết kế ASIC
5.4.2. Đầu vào thiết kế logic mức thấp
5.4.3. Tổng hợp logic
5.4.4. Mô phỏng
5.4.5. Thử nghiệm ASIC
8 Bài tập chương 3,4 1,2,3 Thảo luận
9
5.4.6. Phân chia hệ thống
5.4.7. Lên sơ đồ mặt bằng bố trí các khối
(floorplanning) và sắp đặt bố trí các phần
tử logic trên từng khối (placement)
5.4.8. Định tuyến các đường kết nối
(routing)

ASIP
6.5.1. Tối ưu hoá kích thước CPU và
memory trong các thiết kế hệ thống nhúng
6.5.2. Đánh giá độ rộng của tập các thanh
ghi trong thiết kế ASIP
6.6. Một vài công cụ trong hỗ trợ thiết kế ASIP
6.6.1. Bộ tổng hợp processor và sinh trình
biên dịch Satsuki
6.6.2. Trình biên dịch encc
6.6.3. SystemC
6.7. CASLE
1,2,3 Giảng
13 Bài tập, thảo luận chương 5, 6 1,2,3 Thảo luận
16. Bài tập lớn
17. Phần thí nghiệm
Đề cương chi tiết này đã được thông qua bộ môn làm cơ sở giảng dạy cho các
lớp hệ đại học của các ngành và chuyên ngành nêu trên.
Khoa Tổ bộ môn
…………, ngày … tháng … năm 2007
Người biên soạn
8
MỤC LỤC
- Năm 2012 2
1.1. Giới thiệu công nghệ thiết kế mạch bằng VHDL 13
1.1.1. Ứng dụng của công nghệ thiết kế mạch bằng VHDL 13
1.1.2. Quy trình thiết kế mạch bằng VHDL 13
Bước 2: Nhấp nút Start bên trái cửa sổ để nạp tệp cấu hình này xuống FPGA.
Sau khi nạp thành công xuống FPGA, hãy kiểm tra mạch điện này thực hiện trên
FPGA có chạy đúng theo chức nămg mong muốn hay không bằng cách dùng các
chuyển mạch SW0 và SW1 để nhập đầu vào rồi quan sát đầu ra hiển thị trên

d-Chồng toán tử 49
e-GENERIC 49
2.2.3. Các Ví dụ 50
NỘI DUNG BÀI GIẢNG LÝ THUYẾT 55
9
3.1. Các câu lệnh thực hiện song song 55
3.1.1. Mạch tổ hợp và mạch dãy 55
3.1.2. Mã song song và mã tuần tự 55
3.1.3. Sử dụng các toán tử 56
3.1.4. Mệnh đề WHEN 57
3.1.5. GENERATE 64
3.1.6. BLOCK 66
3.2. Câu lệnh tuần tự 68
3.2.1. PROCESS 68
3.2.2. Signals và Variables 70
3.2.3. Câu lệnh IF 70
3.2.4. Câu lệnh WAIT 72
3.2.5. Câu lệnh CASE 75
3.2.6. Câu lệnh LOOP 79
3.2.7. Bad Clocking 84
THIẾT KẾ MẠCH LOGIC TỔ HỢP 89
4.1. Mạch mã hoá - mạch giải mã 89
4.1.1.Thiết kế mạch mã hoá 89
4.1.2. Thiết kế mạch giải mã 92
4.2. Mạch đa hợp - mạch giải đa hợp 96
4.2.1. Thiết kế mạch đa hợp 96
4.2.2. Thiết kế mạch giải đa hợp 97
2. Chuẩn bị lý thuyết chương tiếp thep 98
Chương 5 99
5.1. Thiết kế các loại Flip-Flop 99

tạo phần cứng mới ra đời nó được áp dụng ngay cho các hệ thống đã thiết kế.
- Khả năng mô tả mở rộng: VHDL cho phép mô tả hoạt động của phần
cứng từ mức hệ thống số cho đến mức cổng. VHDL có khả năng mô tả hoạt
động của hệ thống trên nhiều mức nhưng chỉ sử dụng một cú pháp chặt chẽ
thống nhất cho mọi mức. Như thế ta có thể mô phỏng một bản thiết kế bao gồm
cả các hệ con được mô tả chi tiết.
- Khả năng trao đổi kết quả: Vì VHDL là một tiêu chuẩn được chấp nhận,
nên Một mô hình VHDL có thể chạy trên mọi bộ mô tả đáp ứng được tiêu chuẩn
VHDL. Các kết quả mô tả hệ thống có thể được trao đổi giữa các nhà thiết kế sử
dụng công cụ thiết kế khác nhau nhưng cùng tuân theo tiêu chuẩn VHDL. Cũng
như một nhóm thiết kế có thể trao đổi mô tả mức cao của các hệ thống con trong
một hệ thống lớn (trong đó các hệ con đó được thiết kế độc lập).
- Khả năng hỗ trợ thiết kế mức lớn và khả năng sử dụng lại các thiết kế:
VHDL được phát triển như một ngôn ngữ lập trình bậc cao, vì vậy nó có thể
được sử dụng để thiết kế một hệ thống lớn với sự tham gia của một nhóm nhiều
người. Bên trong ngôn ngữ VHDL có nhiều tính năng hỗ trợ việc quản lý, thử
nghiệm và chia sẻ thiết kế. Và nó cũng cho phép dùng lại các phần đã có sẵn.
Nhóm biên soạn
Ninh Văn Thọ
Nhóm sửa chữa
Đào Hưng
12
Chương 1
CÁC LOẠI MÃ SỬ DỤNG THIẾT KẾ MẠCH BẰNG VHDL
MỤC TIÊU CỦA CHƯƠNG
- Hiểu rõ về quy trình thiết kế mạch bằng VHDL cho phép xuất, tạo và kết nối
các file nguồn để tạo ra các file chương trình. Khả năng lập trình và nhận diện
linh kiện.
- Hiểu rõ phần mềm Quartus II sử dụng bộ tích hợp NativeLink
@

13
 Phân tích logic nhúng với công cụ phân tích SignalTap
@
II.
 Cho phép xuất, tạo và kết nối các file nguồn để tạo ra các file chương
trình.
 Tự động định vị lỗi.
 Khả năng lập trình và nhận diện linh kiện.
 Phần mềm Quartus II sử dụng bộ tích hợp NativeLink
@
với các công cụ
thiết kế cung cấp việc truyền thông tin liền mạch giữa Quartus với các
công cụ thiết kế phần cứng EDA khác.
 Quartus II cũng có thể đọc các file mạch (netlist) EDIF chuẩn, VHDL và
Verilog HDL cũng như tạo ra các file netlist này.
 Quartus II có môi trường thiết kế đồ họa giúp nhà thiết kế dễ dàng viết
mã, biên dịch, soát lỗi, mô phỏng
Với Quartus có thể kết hợp nhiều kiểu file trong 1 dự án thiết kế phân cấp. Có
thể dùng bộ công cụ tạo sơ đồ khối (Quartus Block Editor) để tạo ra sơ đồ khối
mô tả thiết kế ở mức cao, sau đó dùng các sơ đồ khối khác, các bản vẽ như:
AHDL Text Design Files (.tdf), EDIF Input Files (.edf), VHDL Design Files
(.vhd), and Verilog HDL Design Files (.v) để tạo ra thành phần thiết kế mức
thấp.
Quartus II cho phép làm việc với nhiều file ở cùng thời điểm, soạn thảo file thiết
kế trong khi vẫn có thể biên dịch hay chạy mô phỏng các dự án khác. Công cụ
biên dịch Quartus II nằm ở trung tâm hệ thống, cung cấp quy trình thiết kế mạnh
cho phép tùy biến để đạt được thiết kế tối ưu trong dự án. Công cụ định vị lỗi tự
động và các bản tin cảnh báo khiến việc phát hiện và sửa lỗi trở nên đơn giản
hơn.
Sau khi cài Quartus II, giao diện như hình vẽ:


: Trong cửa sổ Family & Device Settings, chúng ta sẽ chọn loại chip,
là chip FPGA Cyclone EP2C20F484C7N có trên kit DE1 mà chúng ta sử
16
Các
cổng
logic
hay
hàm
Vùng
hiển thị
cổng
logic hay
hàm
dụng trong bài thí nghiệm. Nhấp chọn Next để chuyển sang cửa sổ chọn kế
tiếp.
Bước 3

: Trong của sổ kế tiếp, chúng ta có thể chọn lựa bất kỳ công cụ của
hãng thứ ba nào cần dùng. Công cụ CAD thông dụng dùng cho phần mềm
thiết kế mạch điện tử là EDA tools. Vì chúng ta không cần thay đổi gì trong
việc lựa chọn công cụ, nhấp chọn Next.
Bước 4

: Quan sát bảng tổng kết các thiết lập vừa thực hiện. Nhấp chọn Finish
để quay trở về màn hình chính của phần mềm Quartus II
17
Hình 1.4. Cửa sổ chọn loại chip FPGA dùng cho dự án
c. Nhập thiết kế dùng mã VHDL
Trong bài thí nghiệm này, chúng ta sẽ tạo một mạch điều khiển đèn hai chiều

f : out
std_logic);
end
light;
architecture Behavioral of light is begin
f <= (x1 and not x2) or (not x1 and
x2);
end
Behavioral;
Bước

2: Chọn mục File > Save As để mở cửa sổ Save As. Trong phần Save
as type chọn VHDL File. Trong phần File name nhập light. Nhấp chọn Save
để đưa tệp này vào trong thư mục của dự án.
d. Thêm các tệp thiết kế vào một dự án
Bước 1: Chọn mục Assignments > Settings > Files, điều này dẫn đến cửa sổ như
trong Hình 4.4. Một cách khác là chọn Project > Add/Remove Files trong Project.
Nếu bạn dùng trình soạn thảo để tạo tệp và chọn vào hộp có nhãn Add file to
current project, thì tệp light.vhd đã có trong dự án, ngược lại tệp này cần thêm vào
dự án.
Hình 1.6. Cửa sổ các cài đặt có thể dùng để nhập tệp thiết kế vào dự án
Bước 2: Nhấp chọn nút … bên cạnh phần File name để có cửa sổ chọn tệp
cần thêm vào. Nhấp chọn tệp light.vhd và nhấp chọn Open. Tệp đã chọn sẽ
hiện tên trên phần File name. Nhấp chọn Add và OK để đưa tệp này vào dự
án.
e. Biên dịch mã VHDL
Bước 1

: Nhấp chọn mục Processing > Start Complication. Biên dịch thành
công (hay không thành công) sẽ được thông báo trên hộp thoại bung ra sau

cho mạch điện. Các chuyển mạch này nối với các chân L22 và L21 của
FPGA. Và chúng ta sẽ gán đầu ra f tới LEDG
0
, được kết nối với chân U22
của FPGA.
Bước

1

: Nhấp chọn Assignments > Assignment Editor. Trong Category chọn
Pin. Nhấp đôi vào <<new>>. Nhấp chọn x
1
từ danh sách trải xuống làm
chân đầu tiên được gán. Tiếp đến nhấp đôi vào hộp bên phải hộp dành cho
x
1
(cột Location). Chọn chân PIN_L22 từ danh mục hoặc có thể gõ trực tiếp
L22 vào hộp Location.
Hình 1.7. Cửa sổ Assignment Editor dùng để gán chân
Bước 2: Tương tự như trên, thực hiện gán chân cho đầu vào x
2
cho chân L21
và đầu ra f cho chân U22.
7
Bước

3:

Sau khi hoàn thành việc gán chân, nhấp chọn File > Save. Đóng
cửa sổ Assignment Editor, nhấp chọn Yes và biên dịch lại mạch.

bằng
‘1’ trong đoạn từ 100 ns đến 200 ns bằng cách đặt chuột ở vị trí bắt đầu đoạn
này và nhấp kéo đến hết để đánh dấu vùng đặt giá trị, và chọn giá trị ‘1’ trên
thanh công cụ. Tương tự như vậy đặt x
2
bằng 1 từ 50 ns đến 100 ns và từ 150
ns đến 200 ns.
Hình 1.8. Cửa sổ chọn các tín hiệu vào ra đưa vào dạng sóng mô phỏng
Bước 6: Thực hiện mô phỏng
Mô phỏng chức năng
8
Nhấp chọn Assignments > Settings. Bên trái của cửa sổ Settings nhấp chọn
Simulator Settings để có cửa sổ như trong Hình 4.7, chọn Functional trong
mục chọn chế độ mô phỏng, và nhấp OK.
Hình 1.9. Dạng sóng kiểm tra trước khi mô phỏng
Hình 1.10. Chọn chế độ mô phỏng chức năng cho trình mô phỏng
- Nhấp chọn Processing > Generate Functional Simulation Netlist. Sau đó
nhấp chọn Processing > Start Simulation để thực hiện mô phỏng. Kiểm
tra dạng song đầu ra f có đúng theo chức năng của mạch hay không.
9
Hình 1.11. Dạng sóng mô phỏng chức năng
Mô phỏng thời gian
- Nhấp chọn Assignments > Settings. Bên trái của cửa sổ Settings nhấp
chọn Simulator Settings để có cửa sổ như trong Hình 9, chọn Timing trong
mục chọn chế độ mô phỏng, và nhấp OK.
- Sau đó thực hiện mô phỏng theo cách vừa thực hiện như trên, quan sát
dạng sóng đầu ra f và nhận xét sự khác biệt so với dạng sóng này khi thực hiện
mô phỏng chức năng.
h. Nạp và cấu hình FPGA
Bước

sẽ tạo ra sự sắp xếp vật lý cho chip PLD/FPGA hoặc tạo ra mặt nạ cho ASIC.
1.1.3. Công cụ EDA
Các công cụ phục vụ cho quá trình thiết kế vi mạch sẽ là:
- Công cụ Active – HDL: Tạo mã VHDL và mô phỏng
11
- Công cụ EDA (Electronic Design Automation): là công cụ tự động thiết
kế mạch điện tử. Công cụ này được dùng để phục vụ cho việc chế tạo, thực thi
và mô phỏng mạch sử dụng VHDL.
- Công cụ cho đóng gói: Các công cụ này sẽ cho phép tổng hợp mã VHDL
vào các chip CPLD/FPGA của Altera hoặc hệ ISE của Xilinx, for Xilinx’s
CPLD/FPGA chips).
1.1.4. Chuyển mã VHDL vào mạch
Một bộ cộng đầy đủ được mô tả trong hình dưới đây:

Trong đó, a , b là các bit vào cho bộ cộng, cin là bit nhớ. Đầu ra s là bit tổng,
cout là bit nhớ ra. Hoạt động của mạch được chỉ ra dưới dạng bảng chân lý:
Bit s và cout được tính như sau: và
Từ công thức tính s và cout ta viết đoạn mã VHDL như dưới đây:
12