Download miễn phí Nghiên cứu, thiết kế, xây dựng bộ điều chế và giải điều chế qam - 16 trên FPGA
Chương 1: Mở đầu. 3
Chương 2: Kiến thức cơ sở. 5
2.1 Điều chế và lý thuyết modem . 5
2.1.1 Điều chế. 5
2.1.2 Điều chế QAM . 7
2.1.3 Bộ phát QAM số. 11
2.1.4 Bộ thu QAM số. 13
2.2 FPGA15
Chương 3: Bộ điều chế QAM . 21
3.1 Tổng quan. 21
3.2 Bộ điều chế QAM . 21
3.2.1 Nguyên tắc thực hiện. 21
3.2.2 Mô hình bộ điều chế QAM xây dựng. 22
3.3 Kết quả. 26
Chương 4: Xử lý dấu phẩy động. 28
4.1. Chuẩn dấu phẩy động IEEE28
4.2 Một số ngoại lệ trong tính toán dấu phẩy động. 29
4.2.1 Ngoại lệ phép toán sai. 30
4.2.2 Ngoại lệ chia cho 0. 30
4.2.3 Ngoại lệ tính toán không đúng. 30
4.2.4 Ngoại lệ tràn dưới. 31
4.2.5 Ngoại lệ tràn trên. 31
4.2.6 Ngoại lệ không xác định. 31
4.2.7 Ngoại lệ không. 31
4.3 Các chế độ làm tròn. 31
4.3.1 Làm tròn đến giá trị chẵn gần nhất. 32
4.3.2 Làm tròn về 0. 32
4.3.3 Làm tròn tăng, giảm . 32
4.4. Các phép toán trên dấu phẩy động. 33
4.4.1 Phép cộng và trừ33
4.4.2 Phép nhân. 35
4.4.3 Phép chia. 36
4.5. Thiết kế phần cứng. 38
Chương 5: Khôi phục nhịp ký hiệu. 41
5.1 Tổng quan. 41
5.2 Các kỹ thuật khôi phục nhịp ký hiệu. 42
5.2.1 Kỹ thuật khôi phục nhịp ký hiệu gấp đôi. 43
5.2.2 Kỹ thuật khôi phục nhịp ký hiệu biên độ tối đa. 43
5.2.3 Kỹ thuật khôi phục nhịp ký hiệu sớm-muộn. 44
5.2.4 Kỹ thuật khôi phục nhịp ký hiệu cắt không. 45
5.3 Kỹ thuật khôi phục nhịp ký hiệu bằng phương pháp tương quan. 46
5.3.1 Bộ xét tương quan. 47
5.3.2 Quá trình xét tương quan. 49
Chương 6: Khôi phục sóng mang và giải điều chế QAM . 51
6.1 Tổng quan. 51
6.2 Khôi phục sóng mang. 52
6.3 Các kỹ thuật khôi phục sóng mang. 54
6.3.1 Kỹ thuật khôi phục sóng mang có gửi kèm tần số phao tiêu (pilot tone)54
6.3.2 Vòng lặp vuông (Squaring Loop). 54
6.3.3 Vòng lặp Costas. 55
6.3.4 Vòng khóa pha phản hồi quyết định. 56
6.4 Giải điều chế QAM sử dụng phương pháp tương quan. 57
Kết luận. 59
TÀI LIỆU THAM KHẢO60
http://s1.luanvan.co/qYjQuXJz1boKCeiU9qAb3in9SJBEGxos/swf/2013/06/26/nghien_cuu_thiet_ke_xay_dung_bo_dieu_che_va_giai.kb6eegFQDo.swf luanvanco /luan-van/de-tai-ung-dung-tren-liketly-30439/Để tải bản Đầy Đủ của tài liệu, xin Trả lời bài viết này, Mods sẽ gửi Link download cho bạn sớm nhất qua hòm tin nhắn.Ai cần download tài liệu gì mà không tìm thấy ở đây, thì đăng yêu cầu down tại đây nhé:
Nhận download tài liệu miễn phí
Tóm tắt nội dung tài liệu:
*[-2sin(2fct)]} (2.14)
AQ’(t)=LPF{-AI(t)[sin(4fct)] + AQ(t)[1-cos(4fct)]} (2.15)
AQ’(t)=LPF{-AI(t)sin(4fct) + AQ(t) - AQ(t)cos(4fct)} (2.16)
AQ’(t) = AQ(t) (2.17)
Mối liên hệ giữa sóng sin và cos được sử dụng cho bộ giải điều chế vuông pha được tạo ra nhờ khối khôi phục sóng. Chương 6 sẽ miêu tả chi tiết về bộ giải điều chế và lý thuyết khôi phục sóng mang.
Khối RRC (Raise Root Cosin) lọc đầu ra của bộ giải điều chế vuông pha để khử nhiễu, giao thoa và ISI. Sau đó, các khối giải ánh xạ ký hiệu, giải mã Gray và chuyển đổi song song sang nối tiếp làm ngược lại các khối ánh xạ biểu tượng, mã hóa Gray và nối tiếp sang song song ở bộ phát để khôi phục lại dữ liệu ban đầu.
2.2 FPGA
FPGA là một loại thiết bị logic khả trình. Với một chip FPGA chúng ta có thể tiến hành lập trình các kết nối cho các ứng công cụ thể (như card âm thanh, video, bộ vi xử lý 8 bit, 16 bit, hay là bất cứ một chip khả trình nào như 8051 chẳng hạn) mà không phải tốn hàng ngàn đô cho chi phí sản xuất. FPGA là chip dành cho nguời dùng phát triển các hệ thông bằng phần mềm sau khi IC đã chế tạo.
FPGA là viết tắt của Field Programmable Gate Array, vậy Field Programmable ở đây chúng ta có thể hiểu như thế nào. Điều này có thể hiểu là chức năng của FPGA được quyết định nhiều bởi người lập trình hơn là bởi nhà sản xuất. Các mạch tích hợp thông thường thì chức năng của nó đã được xác định bởi người sản xuất. Ngược lại, chức năng của FPGA lại được xác định bởi người dùng bằng chính chương trình mà họ viết ra.
Trước khi có sự phát triển của logic khả trình, thì các mạch logic thông thường được xây dựng trên mức bo mạch với các linh kiện thông thường, hay với mức cổng cho các ứng dụng mở rộng, FPGA là một mạch tích hợp chứa rất nhiều tế bào logic (logic cell), có thể xem như là các linh kiện chuẩn. Các logic cell độc lập với nhau trong các thiết kế mang tính cá nhân. Các cell tách biệt với nhau được kết nối trong với nhau bởi ma trận dây và chuyển mạch. Khi thiết kế các hàm logic đơn giản cho mỗi cell, người dùng thực hiện bằng cách điều khiển các chuyển mạch trong ma trận kết nối trong. Một mảng các cell và các kết nối tạo nên những khối kết nối cơ bản cho mạch. Một thiết kế phức tạp là sự kết nối của các khối trên, tạo nên mạch mong muốn.
Như đã nêu qua ở trên, có thể hình dung được cấu trúc của FPGA một cách cở bản nhất phải chứa đủ ba thành phần:
Logic cells
Interconnection
I/O blocks
Hình 2.11: Cấu trúc cơ bản của FPGA
Logic cell: là nơi thức hiện các tính toán, lưu trữ thông tin, nó là thành phần quan trọng nhất trong FPGA. Số logic cell thay đổi theo từng họ linh kiện. Tổ hợp logic của cell theo quy luật tự nhiên có thể thực hiên được như một bảng khóa bộ nhớ nhỏ LUT hay như là một thiết lập của nhiều cổng AND. Mô hình LUT dẫn tới bit có thể linh động hơn và cung cấp nhiều lối vào hơn so với mô hình kết hợp nhiều cổng AND trong cùng điều kiện về độ trễ.
I/O blocks: Cung cấp các giao tiếp với bên ngoài.
Interconnection: Là ma trận hàng và cột thực hiện kết nối bên trong giữa các cell với nhau, và giữa khối I/O và Cell.
Trên thị trường hiện nay có rất nhiều nhà cung cấp linh kiện FPGA nhưng Altera và Xilinx là hai nhà cung cấp phổ biến nhất đối với thị trường trong nước. Chúng ta có thể đặt mua trực tiếp qua mạng hay qua công ty thay mặt tại Việt Nam, ngoài ra cũng có thể mua được một số linh kiện tại một số cửa hàng trên địa bàn Hà Nội. Các linh kiện của các hãng khác nhau có những cấu trúc khác nhau, trong một hãng các họ khác nhau cũng được thiết kế với các cấu trúc khác nhau. Mỗi họ đều có nhưng đặc tính riêng của nó. Trong đề tài này tui lựa chọn chíp APEX EP20K200EQC208 (thuộc họ APEX20K) của Altera bởi tính phù hợp của nó đối với yêu cầu của đề tài và sự ổn định cao trong linh kiện của hãng Altera.
chức năng
Số cổng tối đa
Số cổng tiêu chuẩn
LE (Logic Element)
ESB (Embedded System Block)
Số bit RAM tối đa
Số macrocell tối đa
I/O Num Max
EP20K30E
113000
30000
1200
12
24576
192
128
EP20K60E
162000
60000
2560
16
32768
256
196
EP20K100
263000
100000
4160
26
53248
416
252
EP20K100E
263000
100000
4160
26
53248
416
246
EP20K160E
404000
160000
6400
40
81920
640
316
EP20K200
526000
200000
8320
52
106496
832
382
EP20K200E
526000
200000
8320
52
106496
832
376
EP20K300E
728000
300000
11520
72
147456
1152
408
EP20K400
1052000
400000
16640
104
212992
1664
502
EP20K400E
1052000
400000
16640
104
212992
1664
488
EP20K600E
1537000
600000
24320
152
311296
2432
588
EP20K1000E
1772000
1000000
38400
160
327680
2560
708
EP20K1500E
2392000
1500000
51840
216
442368
3456
808
Hình 2.12: Một số thông số cơ bản của APEX EP20K
APEX20K chứa các khối chính sau: LUT-based logic, Product-Term-based logic, và bộ nhớ. Các tín hiệu được trao đổi bên trong nhờ kết nối trong FastTrack (một ma trận dây liên tục gồm hàng và cột chạy dọc theo chiều ngang và dọc của thiết bị).
Mỗi chân lối vào được chỉ dẫn bởi một IOE (I/O Element) đặt ở đầu cuối của mỗi hàng và cột của kết nối trong FastTrack. Mỗi IOE chứa một bộ đệm hai hướng vào ra, một thanh ghi được sử dụng như là thanh ghi lối vào, lối ra hay hai hướng của tín hiệu. Khi sử dụng các chân clock chuyên dụng thì thanh ghi này cung cấp cho các thực thi đặc biệt.
Hình 2.13: Sơ đồ khối thiết bị APEX 20K
Các chíp trong họ EP20K được thiết kế với một chuỗi kiến trúc MegaLAB. Một MegaLAB bao gồm 16 LAB, một ESB và một kết nối trong MegaLAB. Các đời cao hơn trong EP20K có thể có nhiều LAB hơn trong một MegaLAB, tín hiệu liên kết giữa MegaLAB và các chân vào ra đuợc thực hiện bởi kết nối nội FastTrack.
Hình 2.14: Cấu trúc của MegaLAB
Như ở trên chúng ta thấy một LAB gồm 10 LE, các bộ kết nối trong cục bộ của MegaLAB, và các tín hiệu điều khiển LAB.
LE là đơn vị logic nhỏ nhất trong kiến trúc của EP20K, mỗi LE chứa 4 lối vào LUT có chức năng thực hiện nhanh chóng bất cứ vai trò nào của 4 biến, LE có thể dùng để điều khiên các kết nối cục bộ, kết nối MegaLAB hay kết nối FastTrack.
Chương 3:
Bộ điều chế QAM
3.1 Tổng quan
Từ những kiến thức cơ bản có được, trong chương này, tui tiến hành xây dựng một bộ điều chế QAM-16 trên FPGA bằng ngôn ngữ thiết kế phần cứng VHDL. Dữ liệu lối vào được lấy song song từ Kit phát dữ liệu một cách đồng bộ còn tần số ký hiệu có thể thay đổi trong một phạm vi nhất định.
Toàn bộ quá trình được thực hiện với tín hiệu dạng số. Sau khi quá trình xử lý số được tiến hành, dữ liệu QAM số sẽ được đưa ra DAC để có thể quan sát được trên dao động ký.
3.2 Bộ điều chế QAM
3.2.1 Nguyên tắc thực hiện:
Phát lặp
dữ liệu
Thay đổi tần số ký hiệu
Khối điều chế QAM
Mã hóa QAM
Phát sin
DAC
Tín hiệu QAM
Hình 3.1: Sơ đồ khối hệ thống
Bộ điều chế được xây dựng với sơ đồ khối như trên gồm:
Khối lặp phát dữ liệu để tạo dữ liệu số đưa vào bộ điều chế
Khối thay đổi tần số ký hiệu gồm các phím tăng giảm tần số để thay đổi tần số trong một dải nhất định từ fc đến 10fc.
Khối điều chế QAM: gồm các khối nhỏ như khối phát sóng mang để tạo tín hiệu sin, cos số đưa vào điều chế, khối mã hóa QAM đ...
