Bài ging K THUT S Trang 26
Chng 3
CÁC PHN T LOGIC C BN
3.1. KHÁI NIM V MCH S
3.1.1. Mch tng t
ch tng t (còn gi là mch Analog) là mch dùng  x lý các tín hiu tng t. Tín hiu
ng t là tín hiu có biên  bin thiên liên tc theo thi gian.
Vic x lý bao gm các vn : Chnh lu, khuch i, u ch, tách sóng…
Nhc m ca mch tng t:
- Kh nng chng nhiu thp (nhiu d xâm nhp).
- Vic phân tích thit k mch phc tp.
 khc phc nhng nhc m này ngi ta s dng mch s.
3.1.2. Mch s
ch s (còn gi là mch Digital) là mch dùng  x lý tín hiu s. Tín hiu s là tín hiu có
biên  bin thiên không liên tc theo thi gian hay còn gi là tín hiu gián n, c biu din
i dng sóng xung vi 2 mc n th cao và thp mà tng ng vi hai mc n th này là hai
c logic 1 và 0 ca mch s.
Vic x lý trong mch s bao gm các vn  nh:
- Lc s.
- u ch s / Gii u ch s.
- Mã hóa / Gii mã …
u m ca mch s so vi mch tng t :
-  chng nhiu cao (nhiu khó xâm nhp).
- Phân tích thit k mch s tng i n gin.
Vì vy, hin nay mch sc s dng khá ph bin trong tt c các lnh vc nh: o lng s,
truyn hình s, u khin s. . .
3.1.3. H logic dng/âm
Trng thái logic ca mch s có th biu din bng mch n n gin nh trên hình 3.1:
Hot ng ca mch n này nh sau:
- K M : èn Tt
- K óng : èn Sáng

= 0 : BJT tt
→
V
0
= -Vcc
- Khi V
i
< -a: BJT dn bão hòa → V
0
= V
ces
= -V
ecs
= - 0,2 (V) ≈ 0 (V).
y, trong c 2 s mc n th vào/ra ca khoá n t dùng BJT cng tng ng vi 2
trng thái logic ca mch s.
Ngi ta phân bit ra hai h logic tùy thuc vào mc n áp:
- Nu chn : V
logic 1
> V
logic 0
→ h logic dng
- Nu chn : V
logic 1
< V
logic 0
→ h logic âm
Logic dng và logic âm là nhng h logic t, ngoài ra còn có h logic m (Fuzzy Logic) hin
ang c ng dng khá ph bin trong các thit bn t và các h thng u khin tng.
3.2. CNG LOGIC (LOGIC GATE)

Bài ging K THUT S Trang 28
a. Cng M (BUFFER)
ng m (BUFFER) hay còn gi là cng không o là cng có mt ngõ vào và mt ngõ ra vi
ký hiu và bng trng thái hot ng nh hình v.
Phng trình logic mô t hot ng ca cng m: y = x
Trong ó:
- x là ngõ vào có tr kháng vào Zv vô cùng ln
→
do ó dòng vào ca cng m rt nh.
- y là ngõ ra có tr kháng ra Zra nh → cng m có kh nng cung cp dòng ngõ ra ln.
Chính vì vy ngi ta s dng cng m theo 2 ý ngha sau:
- Dùng  phi hp tr kháng.
- Dùng  cách ly và nâng dòng cho ti.
 phng din mch n có th xem cng m (cng không o) ging nh mch khuych i C
chung (ng pha).
b.Cng O (NOT)
ng O (còn gi là cng NOT) là cng logic có 1 ngõ vào và 1 ngõ ra, vi ký hiu và bng
trng thái hot ng nh hình v:
Phng trình logic mô t hot ng ca cng O: y =
x
ng o gi chc nng nh mt cng m, nhng ngi ta gi là m o vì tín hiu ngõ ra
ngc mc logic (ngc pha) vi tín hiu ngõ vào.
Trong thc t ta có th ghép hai cng O ni tng vi nhau  thc hin chc nng ca cng
M (cng không o) (hình 3.5):
ng trng thái
x
y
0
0
1 1

x
2
y
0 0 0
0 1 0
1 0 0
1 1 1
 bng trng thái này có nhn xét: Ngõ ra y ch bng 1 (mc logic 1) khi c 2 ngõ vào u bng
1, ngõ ra y bng 0 (mc logic 0) khi có mt ngõ vào bt k (x
1
hoc x
2
) bng 0.
Xét trng hp tng quát cho cng AND có n ngõ vào x
1
, x
2
x
n
:
y
AND
=



==∀
=∃
)n1,(i1x1
0x0

xy
1y1
2
x
0y0
2
x
=⇒
=⇒=
=
⇒
=





Ta nói ng AND m cho d liu a vào ngõ vào x
2
qua cng AND n ngõ ra.
y, có th s dng mt ngõ vào bt k ca cng AND óng vai trò tín hiu u khin cho phép
hoc không cho phép lung d liu i qua cng AND.
 dng cng AND  to ra cng logic khác
:
u s dng 2 t hp u và cui trong bng giá tr ca cng AND và ni cng AND theo s
nh hình 3.8 thì có th s dng cng AND  to ra cng m.
Trong thc t, có th tn dng ht các cng cha dùng trong IC  thc hin chc nng ca các
ng logic khác.
x
1

1 1 1
Xét trng hp tng quát i vi cng OR có n ngõ vào.
Phng trình logic:
y
OR
=



==∀
=∃
)n1,(i0x0
1x1
i
i
c m ca cng OR là: Tín hiu ngõ ra ch bng 0 khi và ch khi tt c các ngõ vào u
ng 0, ngc li tín hiu ngõ ra bng 1 khi ch cn có ít nht mt ngõ vào bng 1.
 dng cng OR óng m tín hiu
:
Xét cng OR có 2 ngõ vào x
1
, x
2
. Nu chn x
1
là ngõ vào u khin (control), x
2
ngõ vào d liu
(data), ta có các trng hp c th sau ây:
- x

2
y
Hình 3.9a Cng OR 2 ngõ vào
x
1
x
n
y
Hình 3.9b Cng OR n ngõ vào
Chng 3. Các phn t logic c bn Trang 31
- x
1
= 0:
2
xy
1y1
2
x
0y0
2
x
=⇒
=⇒=
=
⇒
=








==∀
=∃
)n1,(i1x0
0x1
i
i
y, c m ca cng NAND là: tín hiu ngõ ra ch bng 0 khi tt c các ngõ vào u bng
1, và tín hiu ngõ ra s bng 1 khi ch cn ít nht mt ngõ vào bng 0.
 dng cng NAND óng m tín hiu
:
Xét cng NAND có hai ngõ vào. Chn x
1
là ngõ vào u khin (control), x
2
là ngõ vào d liu
(data), ln lt xét các trng hp sau:
- x
1
= 0: y = 1 (y luôn bng 1 bt chp giá tr ca x
2
) ta nói ng NAND khóa.
- x
1
= 1:
2
xy
0y1

x
1
x
2
y
0 0 1
0 1 1
1 0 1
1 1 0
x
1
y
x
2
x
1
x
2
y
x
1
y
x
n
Hình 3.12.Cng NAND n ngõ vào
Bài ging K THUT S Trang 32
x
1
x
2

Hình 3.13a.Dùng cng NAND to cng NOT
xxy ==
y
x
x
1
x
2
x
x
y
Hình 3.13b.Dùng cng NAND to cng M (BUFFER)
y
x
1
x
2
2
1
.xx
y =
2
1
2
1
.xxxx =
x
1
x
2

1x0
i
i
y c m ca cng NOR là: Tín hiu ngõ ra ch
ng 1 khi tt c các ngõ vào u bng 0, tín hiu ngõ
ra s bng 0 khi có ít nht mt ngõ vào bng 1.
 dng cng NOR óng m tín hiu
:
Xét cng NOR có 2 ngõ vào, chn x
1
là ngõ vào u khin, x
2
là ngõ vào d liu. Ta có:
- x
1
= 1: y = 0 (y luôn bng 0 bt chp x
2
), ta nói ng NOR khóa không cho d liu i qua.
- x
1
= 0:
2
xy
0y1
2
x
1y0
2
x
=⇒

y
Hình 3.14. Ký hiu cng NOR
x
1
x
n
y
Hình 3.15. Cng NOR n ngõ vào
x
1
y
x
2
x
y =
xxxxx ==+
2121
.
y
x
Hình 3.16a. S dng cng NOR to cng NOT
Bài ging K THUT S Trang 34
- Dùng cng NOR làm cng OR :
- Dùng cng NOR làm cng BUFFER :
- Dùng cng NOR làm cng AND :
- Dùng cng NOR làm cng NAND:
y =
2121
xxxx +=+
y

x
2
y
1
x
2
x
x
1
x
2
y
Hình 3.16d. S dng cng NOR làm cng AND
Hình 3.16e. S dng cng NOR làm cng NAND
y =
212121
.1 xxxxxxy =+=+=
x
1
x
2
y
1
1
x
2
x
x
1
x

= x
2
⊕
x
1
2. x
1
⊕ x
2
⊕ x
3
= (x
1
⊕ x
2
) ⊕ x
3
= x
1
⊕ (x
2
⊕ x
3
)
3. x
1
.(x
2
⊕ x
3

1
x
2
x
3
+ x
1
x
2
x
3
+ x
1
x
1
.x
3
+ x
1
x
1
.x
2
= x
1
x
2
x
3
+ x

(
x
2
+
x
1
)
= x
1
x
2
31
xx +
21
xx x
1
x
3
= (x
1
x
2
)⊕(x
1
x
3
) = V phi (pcm).
4. x
1
⊕ (x

0 0 0
0
1 1
1 0 1
1 1 0
y
x
1
x
2
Hình 3.17. Cng XOR
M rng tính cht 5: Nu x
1
⊕
x
2
= x
3
thì x
1
⊕
x
3
=x
2
x
1
x
2
y

2. Phân loi cng logic theo phng pháp ch to
a. Cng logic dùng Diode
Xét s mch n gin trên hình 3.20
 hình a:
- Vx
1
= Vx
2
= 0V → D
1
, D
2
tt: V
y
=V
R
= 0V → y = 0
- Vx
1
= 0V, Vx
2
= 5V → D
1
tt, D
2
dn: V
y
=V
R
= 5V → y = 1

ây chính là cng OR c ch to trên c s diode và n tr hay còn gi là h DRL (Diode
Resistor Logic) hoc DL (Diode logic).
 hình b:
- Vx
1
= Vx
2
= 0V → D
1
, D
2
dn: V
y
=V
R
= 0V → y = 0
- Vx
1
= 0V, Vx
2
=5V
→
D
1
dn, D
2
tt: V
y
=V
R

(h DRL hoc DL).
Hình 3.20. S mch cng logic dùng diode
a.Cng OR - b.Cng AND
a) b)
y
x2
D2
D1x1
.
R
y
x2
R
x1
VCC
D1
D2
x
1
x
2
y
0 0 0
0 1 1
1 0 1
1 1 1
x
1
x
2

V
y
= V
cc
= 5V
→
y = 1
- x = 1 → BJT dn bão hòa → V
y
= V
ces
≈ 0V→ y = 0
ây là cng NOT h RTL (Resistor Transistor Logic).
ng NOR (hình 3.21b)
- x
1
= x
2
= 0 → BJT tt
⇒
V
y
= V
cc
= 5V
⇒
y = 1
- x
1
= 0, x

và x
2
rt ln c bit là
khi hai ngõ vào có mc n áp (mc logic) ngc nhau.  khc phc nhc m này ngi ta
i tin mch bng cách s dng 2 BJT  2 ngõ vào c lp vi nhau nh s trên hình 3.21c.
Hãy gii thích hot ng ca mch này?
 DTL (Diode-Transistor-Logic)
Trên hình 3.22 là s mch cng NAND h DTL.
x2
R1
Q1
R2
VCC
Q2
y
Rc
x1
Hình 3.21c. Cng NOR dùng 2 BJT
x2
R2
R1
V CC
Q
y
x1
R3
D2 D4
A
D3
D1

→ Khi D
1
, D
2
dn → D
3
, D
4
t → BJT tt → ngõ ra y = 1.
- Khi x
1
= 0, x
2
= 1: D
1
dn, D
2
tt → V
A
= 0,7V (diode D
1
ghim n áp) → D
3
, D
4
, BJT tt →
ngõ ra y = 1.
- Khi x
1
= 1, x

A
= V
cc
- V
R1
) →u kin
 diode D
3
, D
4
dn tho mãn nên D
3
, D
4
dn → BJT dn bão hòa → ngõ ra y = 0.
y ây chính là s mch thc hin cng NAND h DTL.
Nhim v ca các linh kin
:
u ch có mt diode D
3
, gi s x
1
= x
2
= 0, ngõ ra y=1, lúc này D
1
và D
2
dn, ta có V
A

1
, BE
2
và mt tip giáp BC. Tip giáp BE
1
, BE
2
a Q
1
thay th cho D
1
, D
2
và tip giáp BC thay th cho D
3
trong s mch cng NAND h DTR
(hình 3.22).
Gii thích hot ng ca mch (hình 3.23)
:
- x
1
= x
2
= 0 các tip giáp BE
1
, BE
2
sc m làm cho n áp cc nn ca Q
1
: V

1
m, BE
2
tt thì tip giáp BC, diode D và BJT Q
2
tt → y = 1.
- x
1
= 1, x
2
= 0 các tip giáp BE
1
tt, BE
2
m thì tip giáp BC, diode D và BJT Q
2
tt → y = 1.
c
x2
.
x2
VCC
R3
x1
Q2
x1
x2
x1
R2
D Q1

y n tích trong trng thái phân cc thun ngha là thi gian chuyn t phân cc thun sang phân
c ngc nhanh hn, nói cách khác BJT s chuyn i trng thái nhanh hn.
u ý: Ngi ta cng không dùng diode Zener bi vì tip xúc ca diode Zener là cht bán dn
nên s tích trn tích d.
 mch ci tin có diode Schottky trên s v tng ng nh sau (hình 3.25):
D
R
4
R
2
x
1
x
2
Q
1
R
1
Q
2
R
3
R
5
y
Q
3
Q
4
V

 ECL (Emitter-Coupled-Logic)
Logic ghép emitter chung (ECL) là h logic có tc  hot ng rt cao và thng c dùng
trong các ng dng òi hi tc  cao. Tc  cao t c là nh vào các transistor c thit k
 hot ng trong ch khuych i, vì vy chúng không bao gi ri vào trng thái bão hoà và do
ó thi gian tích lu hoàn toàn b loi b. H ECL t c thi gian tr lan truyn nh hn 1ns
trên mi cng.
Nhc m ca h ECL: Ngõ ra có n th âm nên nó không tng thích v mc logic vi các
 logic khác.
Gii thích hot ng ca mch (hình 3.26)
:
- Khi x
1
= x
2
= 0: Q
1
, Q
2
dn nên n th ti cc nn (2), (3) ca Q
3
, Q
4
càng âm (do 1 và 1’
âm) nên Q
3
, Q
4
tt → y
1
= 1, y

=0: Q
1
tt, Q
2
dn nên n th ti cc nn (2) ca Q
3
âm, n th ti cc nn (3)
a Q
4
càng dng nên Q3 dn, Q
4
tt → y
1
= 1, y
2
= 0.
- Khi x
1
= x
2
=1: Q
1
, Q
2
tt nên n th ti cc nn (2), (3) ca Q
3
, Q
4
càng dng nên Q
3

Hình 3.26. Cng logic h ECL (Emitter Coupled Logic)
Chng 3. Các phn t logic c bn Trang 41
Hình 3.27. Ký hiu các loi MOSFET khác nhau
B
D
G
S
PMOS
B
D
G
S
NMOS
a. MOSFET kênh t sn
B
D
G
S
PMOS
B
D
G
S
NMOS
b. MOSFET kênh cm ng
c. Cng logic dùng MOSFET
MOSFET (Metal Oxyt Semiconductor Field Effect Transistor), còn gi là IGFET (Isolated Gate
FET - Transistor trng có cc cng cách ly).
MOSFET có hai loi: Loi có kênh t sn và loi có kênh cm ng.
Dù là MOSFET có kênh t sn hay kênh cm ng u có th phân chia làm hai loi:

ONDS
7
)(
)(
32
10
1
,





=
Ω=
)(
)(
1
200
OFDS
ONDS
R
KR
Q
Bài ging K THUT S Trang 42
Hình 3.28a (cng NOT)
Theo u kin  cng NMOS dn: V
D
> V
S

+
=
DD
7
7
V
K10200K
K10
+
=
⇒ V
y
≈ V
DD
⇒ y = 1
- Khi x = 1: lúc này V
G/Q2
> V
B/Q2
→ hình thành mt n trng hng t G n B, n
trng này hút các n t là các ht dn thiu s trong vùng  B di chuyn theo chiu ngc
i v mt i din, hình thành kênh dn ni lin gia G và B và có dòng n i
D
i t D qua
→ Q
2
dn. Nh vy Q
1
, Q
2

y
Q1
Q2
Q3
VDD
x1
x2
y
Q1
Q2
Q3
VDD
x1
x2
y
a) Cng NOT b) Cng NOR c) Cng NAND
Hình 3.28 Các cng logic ch to bng NMOS
Chng 3. Các phn t logic c bn Trang 43
y mch  hình 3.28a là mch thc hin cng NOT.
Hình 3.28c (cng NAND)
- Khi x
1
= x
2
= 0 (hình 3.30a): Q
1
luôn dn, Q
2
và Q
3

=0 (hình 3.30b): Q
1
, Q
2
dn và Q
3
tt lúc ó theo s tng ng ta có:
DD
QOFFDSQONDSQONDS
QOFFDSQONDS
y
V
RRR
RR
V
3/)(2/)(1/)(
3/)(2/)(
++
+
=
DD
V
KKK
KK
7
7
101200
101
++
+

DS(ON)/Q3DS(ON)/Q2
y
V
RRR
RR
V
++
+
=
DD
V
1K1K200K
1KK1
++
+
=
⇒
V
y
 0,05V
⇒
y = 0.
y hình 3.28c là mch thc hin cng NAND.
V
DD
y
R
DS(ON)/Q1
R
DS(OFF)/Q2

R
DS(ON)/Q3
Hình 3.30c
(x
1
=x
2
=1)
V
DD
y
R
DS(ON)/Q1
R
DS(OFF)/Q2
a) x=0
V
DD
y
R
DS(ON)/Q1
R
DS(ON)/Q2
b) x=1
Hình 3.29 S tng ng mch hình 3.28a
Bài ging K THUT S Trang 44
Hình 3.28b (cng NOR)
Ta ln lt xét các trng hp sau: (s tng ng hình 3.31)
- Khi x
1

DD
⇒ y = 1
- Khi x
1
=0, x
2
=1 (hình 3.31b): Q
1
và Q
3
dn, Q
2
tt, ta có:
DD
DS(ON)/Q3DS(OFF)/Q2DS(ON)/Q1
DS(ON)/Q3DS(OFF)/Q2
y
V
)])//(R[(RR
))//(R(R
V
+
=
DD
7
7
V
K//1K)(10200K
K//1K10
+

=x
2
=1 (hình 3.31c): Q
1
, Q
2
, Q
3
u dn, ta có:
DD
DS(ON)/Q3DS(ON)/Q2DS(ON)/Q1
DS(ON)/Q3DS(ON)/Q2
y
V
)])//(R[(RR
))//(R(R
V
+
=
DD
V
(1K//1K)200K
1K//1K
+
=
⇒ V
y

200
0,5

(x
1
=0, x
2
=1)
V
DD
y
R
DS(ON)/Q1
R
DS(ON)/Q2
R
DS(ON)/Q3
Hình 3.31c
(x
1
=x
2
=1)
Chng 3. Các phn t logic c bn Trang 45
Các cng logic h CMOS (Complementation MOS)
 ây là loi cng trong ó các transistor c s dng thuc loi MOSFET và luôn có s kt hp
gia PMOS và NMOS, vì vy mà ngi ta gi là CMOS. Nh cu trúc này mà vi mch CMOS có
nhng u m sau:
- Công sut tiêu th trng thái tnh rt nh.
- Tc  chuyn i trng thái cao.
- Kh nng chng nhiu tt.
- Kh nng ti cao.
Trên hình 3.32 là các cng logic h CMOS, chúng ta s ln lt gii thích hot ng ca mi s

V
+
=
DD
7
7
V
K101K
K10
+
=
⇒ V
y
 V
DD
⇒ y = 1
- Khi x =1 (hình 3.33b): Q
1
tt, Q
2
dn, ta có:
DD
QONDSQOFFDS
QONDS
y
V
RR
R
V
2/)(1/)(

VDD
y
x2
x1
Q2
Q1
VDD
Q3
Q4
a) Cng NOT
b) Cng NAND
Hình 3.32 Các cng logic h CMOS
Bài ging K THUT S Trang 46
V
DD
y
R
DS/ Q1
R
DS/Q4
R
DS/Q3
R
DS/ Q2
Hình 3.34.
Hình 3.32b (cng NAND)
 tng ng ca mch cng NAND h CMOS c cho trên hình 3.34.
- Khi x
1
=x

 V
DD
⇒ y = 1
- Khi x
1
= 0, x
2
= 1: Q
2
và Q
3
dn, Q
1
và Q
4
tt, ta có :
DD
DS(OF)/Q4DS(ON)/Q3DS(OFF)/Q2DS(OFF)/Q1
DS(ON)/Q2DS(OFF)/Q1
y
V
)])//(R[(RRR
))//(R(R
V
++
=
DD
77
7
V

2
= 1: Q
2
và Q
1
dn, Q
3
và Q
4
tt, ta có:
DD
DS(OFF)/Q3DS(OFF)/Q4DS(ON)/Q2DS(ON)/Q1
DS(ON)/Q2DS(ON)/Q1
y
V
)])//(R[(RRR
))//(R(R
V
++
=
DD
77
V
K)K//10(101K1K
1K1K
++
+
=
⇒ V
y

1
phân cc ngc nên Q
1
tt. n th ti cc nn ca
Q
1
làm cho tip giáp BC/Q
1
m, có dòng n chy qua tip giáp BC/Q
1
 vào cc nn ca Q
2
, Q
2
c phân cc thun nên dn bão hòa. Do Q
2
dn bão hòa dn ti Q
3
dn bão hòa.
Khi Q2 dn bão hòa thì n th ti cc C/Q2
V
C/Q2
= V
B/Q4
= V
ces/Q2
+ V
bes/Q3
= 0,2 + 0,8 = 1V
Mà u kin cn cho Q4 dn là:

, dòng này phi nm trong gii hn chu ng dòng ca Q
3
 Q
3
không b
ánh thng thì mch s làm vic bình thng.
Dòng I
OL
thay i tùy thuc vào công ngh ch to:
+ TTL : dòng ngõ ra mc thp I
OL
ln nht 16mA.
+ TTL/LS : dòng ngõ ra mc thp I
OL
ln nht 8mA.
ây là nhng thông s rt quan trng cn chú ý trong quá trình thit k mch s h TTL m
o  an toàn và n nh ca mch.
- Các trng hp còn li (x
1
=0,x
2
=1; x
1
=1,x
2
=0; x
1
=x
2
=0): Lúc này Q

γ/D
Thông thng khi có ti V
logic1 max
= (3,4V
→
3,6V )
I
OH
cng chính là dòng qua ti It, nu I
OH
càng tng thì V
logic1
càng gim và ngc li. Song
V
logic1
chc phép gim n mt giá tr cho phép V
logic1 min
= 2,2V.
y
x2
R2
Q4
x1
Q1
R5
D
R4
Q2
Q3
.

CC
có th cùng giá tr vi V
CC
hoc khác tùy thuc vào mc ích
thit k.
Chúng ta ln lt phân tích các trng hp hot ng ca mch:
- Khi x
1
=x
2
=1: Tip giáp BE
1
, BE
2
phân cc
ngc, n th ti cc nn ca Q
1
làm cho tip
giáp BC/Q
1
m nên Q
2
dn bão hòa, Q
2
dn bão
hòa kéo theo Q
3
dn bão hòa → y = 0, do ó
n áp ti ngõ ra y:
V

ghim n th ti cc nn Q
1
làm cho tip giáp BC/Q
1
, Q
2
, Q
3
u tt, lúc này cng cp
dòng ra  t ngun V’
CC
qua n tr R cp cho ti  mch ngoài
→
y=1, ngi ta gi là
dòng ngõ ra mc cao I
OH
.
Ta có:
V
Y
= V
logic1
= V
’
CC
- I
OH
.R
u m ca ngõ ra có cc thu  h:
- Cho phép ni chung các ngõ ra li vi nhau.

Hình 3.36. Ngõ ra cc thu  h
y
R
V
cc
x
1
x
2
Hình 3.37
Chng 3. Các phn t logic c bn Trang 49
- E=0: diode tip giáp BE
3
m, ghim áp trên cc nn ca Q
1
làm cho tip giáp BC/Q
1
tt và Q
2
,
Q
3
cng tt. Lúc này diode D
1
dn ghim n th cc C ca Q
2
:
V
C / Q2
= V

Q1
Q2
Q4
Q3
R2
.
y
R3
x2
VCC
R4
R1
E
D1
Hình 3.38. Ngõ ra 3 trng thái
x
1
y
x
2
E



=⇒=
=⇒=
cao
ZyE
xxyE
0

D
Hình 3.40. ng dng ca ngõ ra 3 trng thái
E
Bài ging K THUT S Trang 50
- E=1: Cng m 1 và 3 m, 2 và 4 treo lên tng tr cao: d liu i t A→C, B→D. Vy d
liu c xut ra.
- E=0: Cng m 2 và 4 m, 1 và 3 treo lên tng tr cao: d liu i t C→A, D→B. Vy d
liu c nhp vào.
3.2.3. Các thông s k thut ca cng logic
1. Công sut tiêu tán P
tt
t phn t logic khi làm vic phi tri qua các giai n sau:
-  trng thái tt.
- Chuyn t trng thái tt sang trng thái dn.
-  trng thái dn.
- Chuyn t trng thái dn sang tt.
 mi giai n, phn t logic u tiêu th ngun mt công sut.
i vi các phn t logic h TTL: các phn t TTL tiêu th công sut ca ngun ch yu khi 
trng thái tnh (ang dn hoc ang tt).
- Nu gi P
0
là công sut tiêu thng vi ngõ ra ca phn t logic tn ti  mc logic 0.
- Nu gi P
1
là công sut tiêu thng vi ngõ ra ca phn t logic tn ti  mc logic 1.
- Gi P là công sut tiêu tán trung bình thì:
2
10
PP
P

DDLtt
VfCP =
Trong ó: C
L
là n dung ca ti (n dung ti)
Nh vy ta thy i vi vi mch CMOS tn s hot ng (tn s chuyn mch) càng ln công
sut tiêu tán càng tng.
2. Fanout (H s mc mch ngõ ra)
Fanout là h s mc mch  ngõ ra hay còn gi là kh nng ti ca mt phn t logic.
i N là Fanout ca mt phn t logic, thì
nó c nh ngha nh sau: S ngõ vào logic
c i c ni n mt ngõ ra ca phn t
logic cùng h mà mch vn hot ng bình
thng (hình 3.41).
Hình 3.41. Khái nim v Fanout