Giáo trình
PHP căn bản

Đồ án mạch logic GVHD:Nguyễn Thị Minh
MỤC LỤC
Trang
Lời nói đầu
02
Phần 1: Cơ sở lý thuyết đề tài
03
1- 1. Tổng quan về mạch số 03
1- 2. Các hàm logic cơ bản 04
1- 3. Mạch điện cổng TTL 07
1- 4. Mạch logic tổ hợp 12
1- 5. Mạch dãy 23
1- 6. Bộ đếm 28
1- 7. Bộ tạo xung clock IC NE555 38
Phần 2:Quá trình thiết kế và nguyên lý hoạt động 41
2- 1. Tổng quan đề tài 41
2- 2. Chức năng của hệ thống hẹn giờ cho thiết bị điện 42
2- 3. Sơ đồ khối của hệ thống hẹn giờ cho thiết bị điện 42
2- 4. Thiết kế chi tiết từng khối 43
2- 5 Sơ đồ nguyên lý hệ thống hẹn giờ cho thiết bị điện 48
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
1
T
Đồ án mạch logic GVHD:Nguyễn Thị Minh
LỜI NÓI ĐẦU
rong những năm gần đây công nghệ vi điện tử phát triển rất
mạnh mẽ. Sự ra đời của các vi mạch cỡ lớn, cực lớn với giá
thành giảm nhanh, khả năng lập trình ngày càng cao đã mang

Giáo viên hướng dẫn: Nguyễn Thị Minh
Sinh viên thực hiện: Nguyễn Đình Tuấn
Lớp: 46K-ĐTVT, Khoa Công Nghệ
PHẦN 1: CƠ SỞ LÝ THUYẾT ĐỀ TÀI
1- 1. Tổng quan về mạch số
Các mạch xử lý tín hiệu chỉ ở mức cao và thấp gọi là mạch số.
Căn cứ vào đặc điểm và chức năng logic, chúng ta phân loại mạch số
thành hai loại chính: mạch tổ hợp và mạch dãy.
1- 1.1. Mạch tổ hợp
Là mạch mà tín hiệu ra chỉ phụ thuộc vào tín hiệu vào. Phương
trình tín hiệu ra của mạch:
Y
j
= f
j
( X
1
, X
2
, … X
n
); j = 1÷ m
Trong mạch có n đầu vào, m đầu ra. Các X
i
(i = 1÷n ) là các tín
hiệu vào, các tín hiệu Y
j
(j = 1÷ m) là tín hiệu ra.
X = { X
1

.
.
.
X
n
Y
m
X Mạch Y
tổ hợp
1.1,a 1.1,b
Hình 1.1: Mô hình toán học của mạch tổ hợp.
1- 1.2. Mạch dãy
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
3
i i
Đồ án mạch logic GVHD:Nguyễn Thị Minh
Là mạch có tín hiệu ra phụ thuộc không những vào tín hiệu vào mà
còn phụ thuộc trạng thái trong của mạch, nghĩa là mạch có lưu trữ, nhớ
các trạng thái.
Trong mạch dãy trạng thái đầu ra ổn định ở thời điểm xét bất kỳ
không chỉ phụ thuộc vào trạng thái đầu vào thời điểm đó mà còn phụ
thuộc cả vào trạng thái bản thân mạch điện ở thời điểm trước (trạng thái
trong).Cấu trúc mạch như hình 1.2
X
1
Z
1
X
2 Z
2

k
) là tín hiệu đầu
vào mạch nhớ ở t
n
(tức là tín hiệu kích đồng bộ của FF), Y(y
1
, y
2
, , y
L
)
là tín hiệu ra mạch nhớ ở tn (tức là trạng thái hiện tại của FF).
1- 2. Các hàm logic cơ bản
1- 2.1. Hàm AND
a. Ký hiệu:
Ký hiệu của cổng AND như hình 1.3
Hình 1.3: Ký hiệu cổng AND.
b. Bảng chân lí:
Ta có bảng chân lí của hàm AND như sau (bảng 1.1):
A B Z
0 0 0
0 1 0
1 0 0
1 1 1
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
4
Đồ án mạch logic GVHD:Nguyễn Thị Minh
Bảng 1.1: Bảng chân lí hàm AND
c. Phương trình đầu ra:
Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm AND

Bảng 1.2: Bảng chân lí hàm OR.
c. Phương trình đầu ra:
Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm OR
như sau:
f (x
1
, x
2
, , x
n
) = x
1
+ x
2
+ + x
n
; n = 1, 2, 3,
Trong đó: f là đầu ra, x
i
là các đầu vào.
Hàm OR là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy
nhất.
1- 2.3. Hàm NOT
a. Ký hiệu:
Ký hiệu của cổng NOT như hình 1.5
Hình 1.5: Ký hiệu cổng NOT.
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
5
Đồ án mạch logic GVHD:Nguyễn Thị Minh
b. Bảng chân lí:

, , x
n
) = x
1
+ x
2
+ + x
n
; với n = 1, 2, 3,
Trong đó: f là đầu ra. x
i
là các đầu vào.
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
6
Đồ án mạch logic GVHD:Nguyễn Thị Minh
nhất.
Hàm NOR là hàm một hoặc nhiều đầu vào và có một đầu ra duy
1- 2.5. Hàm NAND
a. Ký hiệu:
Ký hiệu của cổng NAND như hình 1.7.
Hình 1.7: Ký hiệu cổng NAND.
b. Bảng chân lí:
Ta có bảng chân lí của hàm NAND như sau (bảng 1.5):
A B Z
1 1 0
0 1 1
1 0 1
0 0 1
Bảng 1.5: Bảng chân lí hàm NAND
c. Phương trình đầu ra:

vào của cổng NOT tại các chân: 1, 3, 5, 9, 11, 13, đầu ra tại các chân: 2,
4, 6, 8, 10, 12, chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
74LS04 hoạt động như cổng NOT các lối ra Y là phủ định của lối
vào A: Y
i
= A
i
, i = 1, 2, …, 6.
1- 3.2. IC 74LS08: Mạch và
a. Sơ đồ chân:
Sơ đồ chân của 74LS08 như hình 1.9.
b. Cấu tạo:
Hình 1.9: Sơ đồ chân IC 74LS08
IC 74LS08 gồm 4 cổng AND 2 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng NOT tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 - 13,
đầu ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
8
Đồ án mạch logic GVHD:Nguyễn Thị Minh
74LS08 hoạt động như cổng AND các lối ra Y là tích của 2 lối vào
A và B: Y
i
= A
i
.B
i
, i = 1, 2, …, 4.
1- 3.3. IC 74LS32: Mạch hoặc

i
= A
i
+ B
i
, i = 1, 2, …, 4.
1- 3.5. IC 74HC4075: Mạch hoặc
a. Sơ đồ chân:
Sơ đồ chân của 74HC4075 như hình 1.12.
b. Cấu tạo:
Hình 1.12: Sơ đồ chân IC 74HC4075
IC 74HC4075 gồm 3 cổng OR 3 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng OR tại các chân: 3 - 4 - 5, 1 - 2 - 8, 11 – 12 - 13,
đầu ra tại các chân: 6, 9, 10, chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
74HC4075 hoạt động như cổng OR các lối ra Y là tổng của 3 lối
vào A , B và C: Y
i
= A
i
+ B
i
+ C
i
, i = 1, 2, 3.
1- 3.6. IC 74HC4002: Mạch hoặc phủ định
a. Sơ đồ chân:
Sơ đồ chân của 74HC4002 như hình 1.13.
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
10

11
Đồ án mạch logic GVHD:Nguyễn Thị Minh
74LS11 hoạt động như cổng AND các lối ra Y là tích 3 lối vào A, B,
C: Y
i
= A
i
.B
i
.C
i
, i = 1, 2, 3.
1- 3.8. IC 74HC4072: Mạch hoặc
a. Sơ đồ chân:
Sơ đồ chân của 74HC4072 như hình 1.15.
b. Cấu tạo:
Hình 1.15: Sơ đồ chân IC 74HC4072
IC 74HC4072 gồm 2 cổng OR 4 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng OR tại các chân: 1 - 2 - 3 - 4 - 5 , 9 - 10 - 11 -
12, đầu ra tại các chân: 1 ,13. Chân 8 nối nguồn +5V, chân 7 nối đất,
chân 8 và chân 6 không nối với bên trong.
c. Nguyên tắc hoạt động:
74HC4072 hoạt động như cổng OR các lối ra Y là tổng 4 lối vào A,
B, C, D: Y
i
= A
i
+ B
i
+ C

+ Đối với LED 7 đoạn anode chung để điều khiển 1 thanh nào đó
sáng thì: phải cấp nguồn +5V (mức 1) ở Vcc, lối ra tương ứng của bộ
giải mã BCD phải ở mức thấp:
Tín hiệu điều khiển Hiển thị
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
13
Tín hiệu điều khiển
Hiển thị
a b c d e f g
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
0 0 1 1 1 1 0
1 1 1 0 0 0 0
1 1 1 1 1 1 1
1 1 1 0 0 1 1
0
1
2
3
4
5
6
7
8
9
Bộ giải mã BCD

Xem sơ đồ khối hình 1.18.
D
Đầu C
vào
B
A
a
b
c
Đầu
d
ra
e
f
g
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
14
Đồ án mạch logic GVHD:Nguyễn Thị Minh
Hình 1.18: Bộ giải mã BCD 8421 sang LED 7 đoạn.
Các đầu vào D, C, B, A là mã BCD8421 trong đó 6 trạng thái 1010
÷ 1111 không được sử dụng, đánh dấu chéo để xử lí tối thiểu hoá. Tín
hiệu đầu ra a, b, …, g là để kích sáng LED tương ứng của LED 7 đoạn.
Ở đây ta thiết kế tín hiệu đầu ra của bộ giải mã ở mức tích cực thấp.
- Kê bảng chân lí:
D C B A A b c d e f g
Số
được
hiển thị
L


H

L

L

L
H L L H
L

L

L

L

L

L

H
H

L

L

H

H H

H

H

L

L
L H L

L H L

L
L H L

L

L L

L
L

L L H H

H H
L

L L

L


Đồ án mạch logic GVHD:Nguyễn Thị Minh
0 1 1 0 0 1 0 0 0 0 0
0 1 1 1 0 0 0 1 1 1 1
1 0 0 0 0 0 0 0 0 0 0
1 0 0 1 0 0 0 0 1 0 0
Bảng 1.9: Bảng chân lí của bộ giải mã BCD8421
Bảng chức năng 1.8 được liệt kê từ kết quả phân tích yêu cầu
thiết kế. Các từ mã đầu vào của mã BCD8421 quyết định số được hiển
thị. Nhưng do đầu ra của bộ giải mã ở mức thấp đèn LED mới sáng nên
ta xác định sao cho:
Mức thấp L: LED sáng; Mức cao H: LED tắt; Các LED sáng hình
thành số được hiển thị. Bảng 1.9 là bảng chân lí tương ứng từ bảng 1.8
- Tối thiểu hoá:
Dùng phương pháp hình vẽ. Chúng ta chọn dùng cổng NORAND
trong sơ đồ. Do đó, đầu tiên ta tối thiểu hoá hàm đảo bằng dạng ORAND
đối với giá trị 0 của hàm đầu ra, sau đó lấy đảo thì được dạng NORAND
đối với các giá trị 1 của một hàm đầu ra. Bảng Karnaugh của các hàm ra
như sau: Bảng 1.10.
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
16
Đồ án mạch logic GVHD:Nguyễn
Thị

Minh
Bảng 1.10: Bảng Karnaugh của các đầu ra bộ giải mã BCD8421
Tối thiểu hoá bảng Karnaugh ta có các hàm ra như sau:
a = D + B + CA + CA (dạng ORAND)
Lấy đảo: a = D + B + CA + CA (dạng NORAND)
b = C + BA + BA , b = C + BA + BA
c = C + B + A, c = C + B + A

Tuỳ thuộc vào tín hiệu điều khiển tín hiệu đầu ra sẽ được nối với một
trong hai lối vào.
b. Kê bảng chân lí:
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
18
A D
0
D
1
G Y
X
L
L
H
H
X

X
L X
H

X
X

L
X H
H
L
L
L

c. Tối thiểu hoá:
Từ bảng chức năng ta có phưng trình đầu ra Y như sau:
Y = GAD
0
+ GAD
1
.
d. Sơ đồ logic: (hình 1.21)
Hình 1.21: Sơ đồ logic MUX: 2⇒1
1- 4.3. Một số IC logic tổ hợp
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
19
Đồ án mạch logic GVHD:Nguyễn Thị Minh
a. IC 74LS47:
- Sơ đồ chân: (hình 1.22)
Hình 1.22: Sơ đồ chân ra 74LS47
A, B, C, D: các đầu vào BCD4821. RBI: đầu vào xoá gợn sóng. LT:
đầu vào thử đèn LED. BI/RBO: đầu vào xoá hay đầu ra xoá gợn. a ÷ g:
các đầu ra mức tích cực thấp.
- Cấu trúc bên trong:
Hình 1.23: Cấu trúc bên trong 74LS47 và dạng số hiển thị
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
20
Đồ án mạch logic GVHD:Nguyễn Thị Minh
74LS47 bộ giải mã BCB8241 sang LED 7 đoạn, đầu ra ở mức tích cực
thấp. Cấu trúc bên trong xem hình 1.23.
- Hoạt động:
Hoạt động của 74LS47 được mô tả trong bảng 1.13.
74LS47 hoạt động giống như bộ giải mã BCD8421 sang LED 7
đoạn chỉ có một số chức năng khác:

Đồ án mạch logic GVHD:Nguyễn Thị Minh
Bảng 1.14: Tóm tắt hoạt động của 74LS157.
Hoạt động của 74LS157 giống như MUX: 2⇒1. Khi tín hiệu chân G
ở mức thấp thì IC mới hoạt động. Lúc IC hoạt động nếu tín hiệu ở chân
A/B là mức thấp thì các lối ra Y sẽ chọn dữ liệu ở các lối vào A tương
ứng, còn tín hiệu chân A/B ở mức cao thì các lối ra Y sẽ chọn dữ liệu ở
các lối vào B tương ứng.
1- 5. Mạch dãy
1- 5.1. Các bước thiết kế mạch dãy
Quá trình thiết kế mạch dãy được mô tả như ở lưu đồ hình 1.26.
Xác định bài toán
Xác định tín hiệu vào ra
Đồ hình trạng thái, bảng trạng
thái, bảng tín hiệu vào ra
Tối thiểu hoá trạng thái
Xác định hệ phương trình
Sơ đồ thực hiện
Hình 1.26: Các bước thiết kế mạch dãy.
1- 5.2. Các trigger (Flip - Flop)
a. Trigger JK:
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
23