Đồ án mạch logic GVHD:Nguyễn Thị Minh
MỤC LỤC
Trang
Lời nói đầu 02
Phần 1: Cơ sở lý thuyết đề tài 03
1- 1. Tổng quan về mạch số 03
1- 2. Các hàm logic cơ bản 04
1- 3. Mạch điện cổng TTL 07
1- 4. Mạch logic tổ hợp 12
1- 5. Mạch dãy 23
1- 6. Bộ đếm 28
1- 7. Bộ tạo xung clock IC NE555 38
Phần 2:Quá trình thiết kế và nguyên lý hoạt động 41
2- 1. Tổng quan đề tài 41
2- 2. Chức năng của hệ thống hẹn giờ cho thiết bị điện 42
2- 3. Sơ đồ khối của hệ thống hẹn giờ cho thiết bị điện 42
2- 4. Thiết kế chi tiết từng khối 43
2- 5 Sơ đồ nguyên lý hệ thống hẹn giờ cho thiết bị điện 48
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
1
Đồ án mạch logic GVHD:Nguyễn Thị Minh
LỜI NÓI ĐẦU
Trong những năm gần đây công nghệ vi điện tử phát triển rất
mạnh mẽ. Sự ra đời của các vi mạch cỡ lớn, cực lớn với giá thành giảm
nhanh, khả năng lập trình ngày càng cao đã mang lại những thay đổi
sâu sắc trong ngành kỹ thuật điện tử. Mạch số, ở những mức độ khác
nhau đã và đang thâm nhập vào tất cả các thiết bị điện tử thông dụng và
chuyên dụng. Vì vậy môn học: “Kỹ thuật số và mạch lôgic” sẽ giúp các
sinh viên ngành điện tử tìm hiểu sâu sắc về điện tử số, nắm được những
vấn đề cốt lõi, tăng cường năng lực giải quyết các vấn đề kỹ thuật trong
thực tế.

= f
j
( X
1
, X
2
, … X
n
); j = 1÷ m
Trong mạch có n đầu vào, m đầu ra. Các X
i
(i = 1÷n ) là các tín
hiệu vào, các tín hiệu Y
j
(j = 1÷ m) là tín hiệu ra.
X = { X
1
, X
2
, ..., X
n
} : Tập các tín hiệu vào.
Y = { Y
1
, Y
2
, ..., Y
m
} : Tập hợp các tín hiệu ra.
Lúc đó mô hình toán học hình 1.1,a được mô tả một cách tổng

Y
m
X Y
3
Đồ án mạch logic GVHD:Nguyễn Thị Minh
Là mạch có tín hiệu ra phụ thuộc không những vào tín hiệu vào mà
còn phụ thuộc trạng thái trong của mạch, nghĩa là mạch có lưu trữ, nhớ
các trạng thái.
Trong mạch dãy trạng thái đầu ra ổn định ở thời điểm xét bất kỳ
không chỉ phụ thuộc vào trạng thái đầu vào thời điểm đó mà còn phụ
thuộc cả vào trạng thái bản thân mạch điện ở thời điểm trước (trạng thái
trong).Cấu trúc mạch như hình 1.2
Hình 1.2: Sơ đồ khối mạch dãy.
Xét hình 1.2, X(x1, x2, ..., xi) là tín hiệu đầu và ở thời điểm xét t
n
,
Z(z
1
, z
2
, ..., z
j
) là tín hiệu đầu ra ở tn, W (w
1
, w
2
, ..., w
k
) là tín hiệu đầu vào
mạch nhớ ở t

2
Z
1
Z
i
-----
---
-----
---
W
K
Y
L
W
1
Y
1
Z
2
4
Đồ án mạch logic GVHD:Nguyễn Thị Minh
Bảng 1.1: Bảng chân lí hàm AND
c. Phương trình đầu ra:
Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm AND
như sau:
f (x
1
,x
2
, ..., x

, x
2
, ..., x
n
) = x
1
+ x
2
+ ... + x
n
; n = 1, 2, 3, ...
Trong đó: f là đầu ra, x
i
là các đầu vào.
Hàm OR là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy
nhất.
1- 2.3. Hàm NOT
a. Ký hiệu:
Ký hiệu của cổng NOT như hình 1.5
Hình 1.5: Ký hiệu cổng NOT.
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
5
Đồ án mạch logic GVHD:Nguyễn Thị Minh
b. Bảng chân lí:
Ta có bảng chân lí của hàm NOT như sau (bảng 1.3):
A Z
0 1
1 0
Bảng 1.3: Bảng chân lí hàm NOT
c. Phương trình đầu ra:

+ ... + x
n
; với n = 1, 2, 3, ...
Trong đó: f là đầu ra. x
i
là các đầu vào.
Hàm NOR là hàm một hoặc nhiều đầu vào và có một đầu ra duy
nhất.
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
6
Đồ án mạch logic GVHD:Nguyễn Thị Minh
1- 2.5. Hàm NAND
a. Ký hiệu:
Ký hiệu của cổng NAND như hình 1.7.
Hình 1.7: Ký hiệu cổng NAND.
b. Bảng chân lí:
Ta có bảng chân lí của hàm NAND như sau (bảng 1.5):
A B Z
1 1 0
0 1 1
1 0 1
0 0 1
Bảng 1.5: Bảng chân lí hàm NAND
c. Phương trình đầu ra:
Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm
NAND như sau:
f (x
1
, x
2

= A
i
, i = 1, 2, …, 6.
1- 3.2. IC 74LS08: Mạch và
a. Sơ đồ chân:
Sơ đồ chân của 74LS08 như hình 1.9.
Hình 1.9: Sơ đồ chân IC 74LS08
b. Cấu tạo:
IC 74LS08 gồm 4 cổng AND 2 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng NOT tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 - 13,
đầu ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
8
Đồ án mạch logic GVHD:Nguyễn Thị Minh
74LS08 hoạt động như cổng AND các lối ra Y là tích của 2 lối vào
A và B: Y
i
= A
i
.B
i
, i = 1, 2, …, 4.
1- 3.3. IC 74LS32: Mạch hoặc
a. Sơ đồ chân:
Sơ đồ chân của 74LS32 như hình 1.10.
Hình 1.10: Sơ đồ chân IC 74LS32
b. Cấu tạo:
IC 74LS32 gồm 4 cổng OR 2 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng OR tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 – 13, đầu

1- 3.5. IC 74HC4075: Mạch hoặc
a. Sơ đồ chân:
Sơ đồ chân của 74HC4075 như hình 1.12.
Hình 1.12: Sơ đồ chân IC 74HC4075
b. Cấu tạo:
IC 74HC4075 gồm 3 cổng OR 3 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng OR tại các chân: 3 - 4 - 5, 1 - 2 - 8, 11 – 12 - 13,
đầu ra tại các chân: 6, 9, 10, chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
74HC4075 hoạt động như cổng OR các lối ra Y là tổng của 3 lối
vào A , B và C: Y
i
= A
i
+ B
i
+ C
i
, i = 1, 2, 3.
1- 3.6. IC 74HC4002: Mạch hoặc phủ định
a. Sơ đồ chân:
Sơ đồ chân của 74HC4002 như hình 1.13.
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
10
Đồ án mạch logic GVHD:Nguyễn Thị Minh
Hình 1.13: Sơ đồ chân IC 74HC4002
b. Cấu tạo:
IC 74HC4002 gồm 2 cổng NOR 4 đầu vào tích hợp trên một đế
bán dẫn. Đầu vào của cổng NOR tại các chân: 2 - 3 - 4 - 5, 9 - 10 - 11,
-12, đầu ra tại các chân: 1,13, chân 8 nối nguồn +5V, chân 7 nối đất,

i
.B
i
.C
i
, i = 1, 2, 3.
1- 3.8. IC 74HC4072: Mạch hoặc
a. Sơ đồ chân:
Sơ đồ chân của 74HC4072 như hình 1.15.
Hình 1.15: Sơ đồ chân IC 74HC4072
b. Cấu tạo:
IC 74HC4072 gồm 2 cổng OR 4 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng OR tại các chân: 1 - 2 - 3 - 4 - 5 , 9 - 10 - 11 -
12, đầu ra tại các chân: 1 ,13. Chân 8 nối nguồn +5V, chân 7 nối đất,
chân 8 và chân 6 không nối với bên trong.
c. Nguyên tắc hoạt động:
74HC4072 hoạt động như cổng OR các lối ra Y là tổng 4 lối vào A,
B, C, D: Y
i
= A
i
+ B
i
+ C
i
+ D
i
, i = 1, 2.
1- 4. Mạch logic tổ hợp
1- 4.1. Giải mã BCD sang LED 7 đoạn

a b c d e f g
0 0 0 0 0 0 1
1 0 0 1 1 1 1
0 0 1 0 0 1 0
0 0 0 0 1 1 0
1 0 0 1 1 0 0
0 1 0 0 1 0 0
1 1 0 0 0 0 1
0 0 0 1 1 1 1
0 0 0 0 0 0 0
0 0 0 1 1 0 0
0
1
2
3
4
5
6
7
8
9
Bảng 1.6: Bảng trạng thái của LED 7 đoạn anode chung.
+ Đối với LED 7 đoạn kathode chung để điều khiển 1 thanh nào đó
sáng thì: phải nối mass (mức 0), ở cathode chung và cấp nguồn +5V
(mức 1) ở lối ra tương ứng của bộ giải mã BCD:
Tín hiệu điều khiển
Hiển thị
a b c d e f g
1 1 1 1 1 1 0
0 1 1 0 0 0 0

d
e
f
g
a
b
c
Đầu
vào
Đầu
ra
Đồ án mạch logic GVHD:Nguyễn Thị Minh
Hình 1.18: Bộ giải mã BCD 8421 sang LED 7 đoạn.
Các đầu vào D, C, B, A là mã BCD8421 trong đó 6 trạng thái 1010
÷ 1111 không được sử dụng, đánh dấu chéo để xử lí tối thiểu hoá. Tín
hiệu đầu ra a, b, …, g là để kích sáng LED tương ứng của LED 7 đoạn.
Ở đây ta thiết kế tín hiệu đầu ra của bộ giải mã ở mức tích cực thấp.
- Kê bảng chân lí:
D C B A A b c d e f g
Số
được
hiển thị
L L L L L L L L L L H 0
L L L H H L L H H H H 1
L L H L L L H L L H L 2
L L H H L L L L H H L 3
L H L L H L L H H L L 4
L H L H L H L L H L L 5
L H H L L H L L L L L 6
L H H H L L L H H H H 7

Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
16
Đồ án mạch logic GVHD:Nguyễn Thị Minh
Bảng 1.10: Bảng Karnaugh của các đầu ra bộ giải mã BCD8421
Tối thiểu hoá bảng Karnaugh ta có các hàm ra như sau:
a = D + B + CA + CA (dạng ORAND)
Lấy đảo: a = D + B + CA + CA (dạng NORAND)
b = C + BA + BA , b = C + BA + BA
c = C + B + A, c = C + B + A
d = D + CB + BA + CA + CBA, d = D + CB + BA + CA + CBA
e = CA + BA, e = CA + BA
f = D + CB + CA + BA, f = D + CB + CA + BA
g = D + CB + CB + BA, g = D + CB + CB + BA
- Sơ đồ logic: (hình 1.19).
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
17
Đồ án mạch logic GVHD:Nguyễn Thị Minh
Hình 1.19: bộ giải mã BCD8421 sang LED 7 đoạn:
1- 4.2. Thiết kế bộ dồn kênh MUX: 2
⇒
1:
a. Phân tích yêu cầu:
Sơ đồ khối: (hình 1.22)
Hình 1.20: Sơ đồ khối của MUX: 2⇒1
MUX: 2⇒1: có 2 đầu vào dữ liệu D
0
và D
1
, 1 đầu vào điều khiển A,
Y là đầu ra, G là đầu vào chọn chip (Cho phép bộ dồn kênh làm việc).

L L X L L
L H X L H
H X L L L
H X H L H
Bảng 1.11: Bảng chức năng của bộ dồn kênh.
A G Y
X H L
L L D
0
H L D
1
Bảng 1.12: Bảng chức năng rút gọn
c. Tối thiểu hoá:
Từ bảng chức năng ta có phưng trình đầu ra Y như sau:
Y = GAD
0
+ GAD
1
.
d. Sơ đồ logic: (hình 1.21)
Hình 1.21: Sơ đồ logic MUX: 2⇒1
1- 4.3. Một số IC logic tổ hợp
a. IC 74LS47:
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
19
Đồ án mạch logic GVHD:Nguyễn Thị Minh
- Sơ đồ chân: (hình 1.22)
Hình 1.22: Sơ đồ chân ra 74LS47
A, B, C, D: các đầu vào BCD4821. RBI: đầu vào xoá gợn sóng. LT:
đầu vào thử đèn LED. BI/RBO: đầu vào xoá hay đầu ra xoá gợn. a ÷ g:

khiển chọn kênh A/B (chân 1) và chung tín hiệu chọn chip G (chân 15).
1A, 1B, 2A, 2B, 3A, 3B, 4A, 4B là các đầu vào của 4 MUX. 1Y, 2Y, 3Y,
4Y là các đầu ra của 4 MUX.
- Cấu trúc bên trong:
Hình 1.25: Sơ đồ cấu trúc IC 74LS157
- Hoạt động:
Hoạt động của 74LS157 được mô tả trong bảng 1.14.
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
22
Đồ án mạch logic GVHD:Nguyễn Thị Minh
Bảng 1.14: Tóm tắt hoạt động của 74LS157.
Hoạt động của 74LS157 giống như MUX: 2⇒1. Khi tín hiệu chân G
ở mức thấp thì IC mới hoạt động. Lúc IC hoạt động nếu tín hiệu ở chân
A/B là mức thấp thì các lối ra Y sẽ chọn dữ liệu ở các lối vào A tương
ứng, còn tín hiệu chân A/B ở mức cao thì các lối ra Y sẽ chọn dữ liệu ở
các lối vào B tương ứng.
1- 5. Mạch dãy
1- 5.1. Các bước thiết kế mạch dãy
Quá trình thiết kế mạch dãy được mô tả như ở lưu đồ hình 1.26.
Hình 1.26: Các bước thiết kế mạch dãy.
1- 5.2. Các trigger (Flip - Flop)
a. Trigger JK:
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
Xác định bài toán
Xác định tín hiệu vào ra
Đồ hình trạng thái, bảng trạng
thái, bảng tín hiệu vào ra
Tối thiểu hoá trạng thái
Xác định hệ phương trình
Sơ đồ thực hiện

K Q
J
J K Q'
0 0 Q
0 1 0
1 0 1
1 1
24
Đồ án mạch logic GVHD:Nguyễn Thị Minh
Hình 1.27: Đồ hình trạng thái của JK - FF
- Bảng Karnaugh: (bảng 1.16)
Q'
KQ

J 00 01 11 10
0 1
1 1 1 1
Bảng 1.16: Bảng Karnaugh của trigger JK – FF.
- Phương trình đặc trưng:
Phương trình JK - FF có dạng:
Q' = J + Q.
Viết lại phương trình này dưới dạng chỉ dùng các hàm NAND:
Q' = = ; = + KQ = .
- Sơ đồ logic JK - FF: (hình 1.28)
1.28,a
Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn
25

Trích đoạn 4.4 Khối chọn chức năng hệ thống

---