Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
1

THIẾT BỊ CHÍNH CHO CÁC BÀI THỰC HÀNH
ĐIỆN TỬ SỐ DTS-21

Thiết bò chính DTS-21 bao gồm các phần chức năng :
- Phần nguồn nuôi một chiều ổn đònh cung cấp các điện thế chuẩn cho các sơ
đồ của thiết bò chính và cho các khối thực tập.
- Máy phát tín hiệu và bộ tạo trạng thái logic cho các khối thực tập.
- Phần chỉ thò trạng thái logic.
Đặc trưng của các phần chức năng của thiết bò chính như sau :

NGUỒN NUÔI DC
1. NGUỒN DC KÉP (DC POWER SUPPLY)
A. Nguồn DC cố đònh : +5V/1.5A,-5V/0.5A,12V/0.5A, có bảo vệ quá
tải.
2. NGUỒN DC ĐIỀU CHỈNH (DC ADJUST POWER SUPPLY)
Nguồn DC thay đổi liên tục được : 0V…+15V/1A, có bảo vệ quá tải.
MÁY PHÁT TÍN HIỆU
Tất cả các máy phát là độc lập, đồng thời cho ra mức TTL và CMOS. Mức
CMOS(+1.5V –15V) được tự động điều chỉnh theo chế độ nguồn DC điều chỉnh.
3. MÁY PHÁT TẦN SỐ CHUẨN (STANDARD GENERATOR) :
− Tần số :1MHz, 50Hz, 1Hz.
− Độ chính xác : 0.01%(1MHz).
− Khả năng tải : 10 TTL.
4. MÁY PHÁT XUNG CLOCK(CLOCK GENERATOR) :
− 6 Khoảng tần số :1 – 1MHz.
− Khả năng tải : 10 TTL
5. MÁY PHÁT TÍN HIỆU LƯỚI (LINE SIGNAL) :

14. PHỤ TÙNG :
− Dây nối có đầu cắm – Cầu chì – dây nguồn AC .
− Kích thước : 300 x 400 x 130 mm (L x W x D).

CÁC BÀI THỰC TẬP VỀ ĐIỆN TỬ SỐ – SỬ DỤNG VỚI THIẾT BỊ
CHÍNH DTS – 21

ST
T
DANH MỤC
1 Cổng logic (1)
− Đònh nghóa.
− Phân loại DL.RTL, DTL.TTL &
cổng với collector hở.
− IC 3 trạng thái.
− Cổng CMOS.
− Các đặc trưng của cổng TTL.
− Các đặc trưng của cổng CMOS.
Logic gates (1)
IC logic gates – Definition.
Logic gate Classification.

Logic gate With Three State
Output.
CMOS gate.
IC logic gates Charateristics.
CMOS gate Charateristics.
DE –
101


− Encoder
− Counter with decoder.
− Comparator
− Counter with comparator.
DE –
103
4 Các sơ đồ logic cơ bản (3)
− Bộ chuyển mạch logic hợp kênh.
− Bộ chuyển mạch logic phân kênh.
Logic gate Exp (3)
− Multiplexer.
− Demultiplexer.
DE –
104
5 Máy phát xung đồng hồ
− Bộ IC thời gian 555.
− Bộ IC thời gian 74122.
− Bộ tạo xung đồng hồ.
Clock generator Exp.
− LM555 timer.
− 74122 timer.
− 14 stage ginary counter
divider & oscilator.
DE –
105
6 Các trigger và bộ ghi (1)
− vi mạch trigger D.
− Thanh chốt.
− Trigger j – k.
− Bộ ghi dòch.

− 3
1/2
digit IC ADC.
Converter Exp.(1)
− 8 bit IC DAC.
− 3
1/2
digit IC ADC.
DE –
109
Kích thước khối : 165 x 255 mm (Lx W).

Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
4

BÀI 1 : CỔNG LOGIC (1) – ĐỊNH NGHĨA – PHÂN LOẠI –
ĐẶC TRƯNG
A. THIẾT BỊ SỬ DỤNG :
1. Thiết bò chính cho thực tập điện tử số DTS-21.
2. Đồng hồ đo.
3. Khối thí nghiệm DE-201 cho bài thực tập về cổng logic (Gắn lên thiết bò
chính DTS-21).
4. Phụ tùng : dây có chốt cắm 2 đầu.
B. CẤP NGUỒN VÀ NỐI DÂY
Khối DE-201 chứa 4 mảng sơ đồ (D1-1, 2, 3, 4) với các chốt cấp nguồn
riêng. Khi sử dụng mảng nào cần nối dây cấp nguồn cho mảng sơ đồ đó.
Đất (GND) của các mảng sơ đồ đã được nối với trạm đất chung :

1. Nối nguồn thế chuẩn +5V và đất (GND) từ bộ nguồn DC POWER


2. Nối công tắc logic LS8 của bộ công tắc DATA SWITCHES của DTS-21
với chốt 15 của bộ chỉ thò led đơn (LOGIC INDICATORS). Gạt công tắc
theo các vò trí kí hiệu “1” & “0”, theo dõi và ghi lại trạng thái của các led
tướng vào bảng D1-1.

Công tắc
LS8
Đèn LED Mức thế Ký hiệu trạng thái Ký hiệu toán học

“1” Sáng V= H(high-cao) 1
“0” Tắt V= L(low- thấp) 0
Sử dụng đồng hồ đo thế ở chốt 15 của bộ chỉ thò led đơn (LOGIC
INDICATORS).
3. Ghi giá trò thế đo vào bảng D1-1 theo trạng thái của công tắc LS8.
4. Phát biểu đònh nghóa về mức logic và yếu tố logic chứa 1 bit thông tin.
I. 2. Các cổng logic
1. cấp nguồn +5V cho mảng sơ đồ D1-1 :
- Sử dụng bộ chỉ thò logic (LOGIC INDICATORS) với các led đơn để
kiểm tra trạng thái logic của các cổng được chọn.
- Để khảo sát nguyên lí hoạt động của các cổng, cần tác động mức cao
(H) :”1” (ví dụ :chập lên ngồn +5V)và mức thấp (L) : “0” (chập đất) tới
các lối vào của cổng để theo dõi phản ứng lối ra C của cổng được chọn.
Để tránh cho lối ra vi mạch có thể bò chập nguồn hoặc đất ( làm hư
hỏng vi mạch), trong thí nghiệm sẽ sử dụng các công tắc logic (DATA
SWITCHS) của DTS-21 để tạo mức cao và thấpcho các lối vào cổng.
2. khảo sát nguyên lí hoạt động của cổng đảo (inverter) :

Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
6

Bảng D1-2
Công tắc LS8 Lối ra A Lối ra C
1 1
0 0
Lối vào IC1a bỏ lửng

2.2. Theo kết quả bảng giá trò D1-2, đònh nghóa về cổng đảo. Viết công thức
đại số logic cho cổng đảo. Nhận xét trường hợp lối vào bỏ lửng tương ứng
với trạng thái nào của lối vào ?
3. Khảo sát nguyên lý hoạt động của cổng không đảo với lối ra collector hở
(O.C noninverter)
3.1. Nối đầu ra C của cổng IC2/a (hình D1-1b) với chốt 15 bộ chò thò logic. Nối
chốt ra C với chốt G để mắc tải ngoài R3 cho cổng hở.dùng dây nối lối
vào A của cổng IC2/a với công tắc logic LS8 của mảng DATA
SWITCHES/DTS-21. Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0, quan sát
trạng thái tương ứng của led báo : led sáng : trạng thái lối ra IC2 là cao
(1), led tắt : trạng thái lối ra IC2 là thấp (0).

LS8
+V
5V
R3
1k
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
7

3.2 Theo kết quả bảng giá trò D1-3, đònh nghóa về cổng không đảo. Viết công
thức đại số logic cho cổng không đảo. Nhận xét trường hợp lối vào bỏ lửng tương
ứng với trạng thái nào của lối vào ?
4. Khảo sát nguyên lý hoạt động của cổng NAND có hai lối vào (2- input
NAND) :

Hình D1-1c, Cổng logic NAND.
4.1. Nối đầu ra C của IC3/a (hình D1-1c) với chốt 15 của bộ chỉ thò logic. Dùng
dây nối các lối vào A & B của cổng IC33/a với công tắc logic LS7, LS8
của mảng DATA SWITCHES / DTS-21. Gạt các công tắc logic từ 0->1 &
từ 1->0 tương ứng với bảng D1-4, quan sát trạng thái tương ứng của led
chỉ thò : led sáng – trạng thái lối ra IC3 là cao (1), led tắt – trạng thái lối
ra IC3a là thấp(0).
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-4.
Bảng D1-4

+ V
5V
LS7
LS8
+ V
5V
74LS00
+ V
5V
LS7
LS8
+ V
5V
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
8

5.1. Nối đầu ra C của IC4/a (hình D1-1d) với chốt 15 của bộ chỉ thò logic
(LOGIC INDICATORS/DTS-21). Nối chốt C với chốt G để nối tải ngoài
R3 cho cổng hở. Nối J1.


15
8
7
0
0
1
1
3
2
1
A
B
+V
5V
R3
1k
74LS03
+V
5V
LS7
LS8
+V
5V
5A
C 15
8
7
0
0
1

6.2. Theo kết quả bảng giá trò D1-6, đòng nghóa về cổng OR. Viết theo công
thức đại số logic cho cổng OR. Nhận xét về trạng thái lối ra khi hai lối vào
thấp (0).
7. Khảo sát nguyên lý hoạt động của cổng XOR có hai lối vào (2- input
XOR) :
Hình D1-1f. cổng logic XOR.
7.1. Nối đầu ra của IC6/a (hình D1-1f) với chốt 15 của bộ chỉ thò logic –
LOGIC INDICATORS/DTS-21. Dùng dây nối các lối vào A & B của cổng
IC6/a với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21. Gạt
công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-7, quan sát trạng
thái tương ứng của led chỉ thò : led sáng - trạng thái lối ra IC6/a là cao (1), led
tắt - trạng thái lối ra IC6/a là thấp (0).
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-7.
Bảng D1-7.
LS7 LS8 Lối vào A Lối vào B Lối vào C
1 1 1 1
1 0 1 0
0 1 0 1
0 0 0 0
C 15
8
7
0
0

Tìm hiểu cấu trúc bên trong của cổng logic theo lòch sử phát triển kỹ thuật
công nghệ.
Các bước thực hiện :
1. Cấp nguồn +5V cho mảng sơ đồ D1-2:
2. Cổng AND loại diode logic (DL).

Hình D1-2a. Cổng logic AND loại DL.

2.1. Nối đầu ra C của mạch DL AND (hình D1-2a) với chốt 15 của bộ chỉ thò
logic – LOGIC INDICATORS/DTS-21. Dùng dây nối các lối vào A & B của
mạch với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21. Gạt
công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-8, quan sát trạng
thái tương ứng của led chỉ thò : led sáng - trạng thái lối ra của mạch là cao (1),
led tắt - trạng thái lối ra của mạch là thấp (0).
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-8.
C
A
15

0 1 0 1
0 0 0 0

2.2. Theo kết quả bảng giá trò D1-8 và cấu trúc sơ đồ DL AND, giải thích
nguyên tắc hoạt động của cổng AND loại DL. Phân tích ưu nhược điểm
của sơ đố.
3. Cổng NAND loại risistor – transistor logic (RTL).
Hình D1-2b. Cổng logic NAND loại RTL.

3.1. Nối đầu ra C của mạch RTL NAND (hình D1-2b) với chốt 15 của bộ chỉ
thò logic – LOGIC INDICATORS/DTS-21. Dùng dây nối các lối vào A & B
của mạch với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21.
Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-9, quan sát
trạng thái tương ứng của led chỉ thò : led sáng - trạng thái lối ra của mạch là
cao (1), led tắt - trạng thái lối ra của mạch là thấp (0).
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-9.
A
15

LS7 LS8 Lối vào A Lối vào B Lối vào C
1 1 1 1
1 0 1 0
0 1 0 1
0 0 0 0

3.2. Theo kết quả bảng giá trò D1-9 và cấu trúc sơ đồ RTL, giải thích nguyên
tắc hoạt động của cổng NAND loại RTL. Chú ý transistor làm việc ở chế
độ khoá (đóng và mở bão hoà hoạc gần như bão hoà). Phân tích ưu nhược
điểm của sơ đồ.
4. Cổng NAND loại Diode – transistor logic (DTL).
4.1. Nối đầu ra C của mạch RTL NAND (hình D1-2b) với chốt 15 của bộ chỉ
thò logic – LOGIC INDICATORS/DTS-21. Dùng dây nối các lối vào A &
B của mạch với công tắc logic LS7, LS8 của mảng DATA
SWITCHES/DTS-21. Hình D1-2c. Cổng logic NAND loại DTL.

Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-10, quan sát
trạng thái tương ứng của led chỉ thò : led sáng - trạng thái lối ra của mạch là

10k
R6
10k
R7
5k6
+ V
5V
R9
1k
C828
T2
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
13

Bảng D1-10.
LS7 LS8 Lối vào A Lối vào B Lối vào C
1 1 1 1
1 0 1 0
0 1 0 1
0 0 0 0
4.2. Theo kết quả bảng giá trò D1-10 và cấu trúc sơ đồ DTL, giải thích nguyên
tắc hoạt động của cổng NAND loại DTL. Chú ý transistor làm việc ở chế
độ khoá (đóng và mở bão hoà hoạc gần như bão hoà). Phân tích ưu nhược
điểm của sơ đồ.
5. Cổng NAND loại transistor – transistor logic (TTL).


0
B
A
15
T3
T4
T5
T7
T6
+V
5V
LS7
+V
5V
+V
5V
LS8
D4
1N4148
R12
1k5
R11
1k5
R10
10k
R13
100
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
14

LS8
E
LS16
A
Lối ra C Điện thế
Lối ra C
0 1
0 0
0 1
0 0
1 X
X: trạng thái bất kỳ.

14
7
3
2
1
1C
OUT
IN
1A
1E
1A
1
1
0
7
8
0

input NAND) :
2.1. Nối đầu ra C của IC1/a (hình D1-4) với chốt 0 của bộ chỉ thò logic –
LOGIC INDICATORS/DTS-21. Dùng dây nối các lối vào A & B của cổng
IC1/a với lối CMOS của công tắc DS1, DS2 / DEBOUNCE SWITCHES /
DTS-21.
Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-13, quan sát
trạng thái tương ứng của led chỉ thò : led sáng - trạng thái lối ra của mạch là
cao (1), led tắt - trạng thái lối ra của mạch là thấp (0). Dùng đồng hồ đo giá tri
điện thế ra ở chân C của vi mạch.
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-
13.
Bảng D1-13
DS1
A
DS2
B
Lối ra C Điện thế ở lối ra C
1 1
1 0
0 1
0 0
2.2. So sánh trạng thái logic với cổng NAND – TTL(Bảng 1-4, mục I.4).

PHẦN B: ĐẶC TRƯNG CỔNG LOGI
I. Các đặc trưng củaa cổng logic-TTL
2
1
CMOS
CMOS
0


Hình D1-5a. Đo mức thế ngưỡng hoạt động lối vào của cổng logic TTL

2.1. Nối đầu ra C của IC3/a với chốt 15 của bộ chỉ thò LED đơn (LOGIC
INDICATORS).
Dùng dây nối nguồn +V của R5 và P1 với nguồn +5V. Nối lối vào A của cổng
IC3/a với điểm D để lấy điện từ biến trở P1. Đầu B đẻ lững.
Vặn từ từ biến trở P1 để xác đinh vò trí biến trở mà tại đó lối ra chuyển từ 0-
1,tương ứng đèn LED từ tắt-sáng. Đo giá trò thế vào cổng (V0-1) ứng với vò trí
này.
Ghi kết quả vào bảng D1-14.
Lặp lại thí nghiệm với IC và IC7. Ghi kết quả vào Bảng D1-14.
Bảng D1-14.
IC3/a IC6/a IC7/a
V
0 > 1

V
1 > 02.2. Trên cơ sở thế ngưỡng đo dược, hãy chọn khoảng thế vào cho các mức logic
cao (1) và thấp (0) để đảm bảo sự làm việc ổn đònh của cổng logic hai trâng
thái.

74LS86
74LS00
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
17

2.3. So sánh kết quả đo giữa IC7 ( có lối vào trigger Schmitt) với IC3 & IC6.
Nhận xét về khả năng chống nhiều và hoạt động tin cậy của yều tố lối vào
với trigger Schmitt.
3. Dòng vào của cổng logic TTL
Nối lối vào A của cổng IC3/a với đồng hồ mA để đo dòng chảy từ chân A-
IC3/a xuống đất (hình D1-5b). ghi giá trò dòng vào cho một lối vào cổng I
1u1
vào bảng D1-15. Tương ứng tính giá trò trở tương đương nối lên nguồn +5Vcho
1 lối vào cổng R
1u1
.

Hình D1-5b. Đo dòng vào của cổng logic TTL.

Tính R

+
3
3
2
2
2
1
1
1
3A
C
C
C
B
B
A
A
A
7A
6A
mA
74LS14
74LS86
74LS00
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
18

Hình D1-5d. Khả năng mắc tải ngoài của cổng logic TTL.

15
6A
7A
A
A
A
B
B
C
C
C
3A
1
1
1
2

C
C
3A
1
1
1
2
2
2
3
3
+5V
C4C3C2C1
R4
510
R3
1k
R2
5k1
R1
5k1
+
-
+5V
+5V
LS8
LS7
74LS14
74LS86
74LS00


Hình D1-5e. Sơ đồ đo khả năng tải diện dung của cổng logic TTL.

5.2. Đ ặt thang đo thế lối vào của dao động ký ở 1V/cm.
Đặt thời gian quét của dao dộng ký ở 0.1ms/cm.
Chỉnh cho 2 tia nằm giữa khoảng phần trên và phần dưới của màn dao động
ký. Sử dụng các nút chỉnh vò trí để dòch tia theo chiều X & Y về vò trí dẽ
quan sát.
3
2
1
CLOCK GEN
DTS-21
DAO DONG KY
B
A
C
4A
4B
J1
J2

Giáo trình thực hành điện tử số.
20

Nối kênh 1 dao động ký với lối vào A/IC4a. nối kênh 2 dao dộng ký để quan
sát thế ra tại điểm C của IC4/a & IC4/b.
5.3. Máy phát xung CLOCK GENERATOR của thiết bò chính DTS-21 đặt ở tần
số phát 10 KHz. Nối lối ra TTL của máy phát xung với lối vào A/IC4a.
5.4. Quan sát và vẽ lại dạng xung ở lối ra IC4/a, IC4/b khi chưa nối tải điện
dung.
5.5. Nối F với lần lượt với các chốt I, K, L, M để mắc tải điện dung cho lối ra
IC4/a. Quan sát và vẽ lại dạng xung ở lối ra IC4/a, IC4/b khi nối tải điện
dung.
5.6. Tăng tần số máy phát của thiết bò chính cho đến khi lối ra IC4/b mất xung.
Quan sát và vẽ lại dạng xung ở lối ra IC4/a, IC4/b ở giá tri tần số tới hạn.
Ghi giá tri tần số giới hạn.
5.7. Giảm trở tải cho IC4/a từ 5K6 xuống 1K bằng cách ngắt dây nối điểm C
(IC4/a) với E (trở tải R1) và nối C (IC4/a) với G (trở tải R3). Lặp lại bước
5.6. Quan sát và vẽ lại dạng xung lối ra IC4/a & IC4/b khi có tải điện dung
và trở tải lên nguồn nhỏ hơn.
5.8. Kết luận về khả năng tải điện dung của cổng logic.
6. Đặc trưng truyền của cổng logic TTL
Đặc trưng truyền – biểu thò sự thay đổi lối ra theo thế lối vào – có đặc trưng
dốc và hẹp. Vì vậy, cần tiến hành thí nghiệm này một cách tỉ mỉ.
6.1. Nối mạch trong mảng D1-1 theo sơ đồ D1-5a. nối lối vào A của IC3/a với
điểm D của biến trở P1.
6.2. Dùng đồng hồ đo thế vào và ra của cổng.
6.3. Vặn P1 để đặt thế Vi(D)=0. Đo thế ra tại C của IC4/a. thay đổi P1 để thế ra
có giá trò +2.5V, đo giá trò thế vào. Thay đổi P1 quanh giá tri vừa xác lập, đo
giá trò thế ra. Thay đổi P1 để thế ra có giá trò +3.75V, đo giá trò thế vào.
Thay đổi P1 quanh giá tri vừa xác lập, đo giá trò thế ra. Thay đổi P1 để thế ra

2. Đặt giá trò nguồn +VDD=+5v.
3. Đo mức thế ngưỡng hoạt động lối vào của cổng logic CMOS: Hình D1-6a.
2.1. Cấp nguồn 9…+15V cho chốt +V của R5 và P1 (mảng D1-1).
Nối đầu ra C của íC/a (mảng D1-4) với LED 0 của bộ chỉ thò logic
(LOGICINDICATORS) Hình D1-6a. Đo mức thế ngưỡng hoạt động của cổng logic CMOS.

Dùng dây có chốt hai đầu nối lối vào A của cổng íC/a với điểm D của để
lấy điện thế từ biến trở
P1 (mảng D1-1). Đầu B để lửng.
0
7
14
D
1A
1
A
B
C

2.3. So sánh khoảng thế làm việc của sơ đồ CMOS với TTL.
4. Mức thế lối ra của cổng logic CMOS (Hình D1-6b.)
Hình D1-6b. Đo mức thế lối ra của cổng logic CMOS.

3.1. Cấp nguồn 0…+15V cho chốt +V của R5 và P1 (mảng D1-1).
Đặt thế +VDD=+5V. Nối J3, cấp nguồn cho biến trở P1.
Nối đầu ra C của íC/a với đồng hồ đo thế. Dùng dây có chôt hai đầu nối lối
vào A của cổng IC/a với điểm D để lấy điện thế từ biến trở P1. Đầu B để lửng.
Vặn biến trở P1 để lối ra chuển từ 0-1, đo giá thế ra ứng với mức cao.
Vặn biến trở P1 để lối ra chuyển từ 1-0. Đo giá trò thế ra ứng với mức thấp.
Ghi kết quả vào bảng D1-19
7
14
D
1A
1
A
B

(-2mA)
Ban đầu đặt +VDD=+5V.
Hình D1-6c. Sơ đồ do công suất tiêu tán gónh của cổng logicCMOS
4.2. Nối các lối vào của IC1 xuống đất. Đo dòng tiêu tán khi IC1 chưa hoạt
động. Nối các lối vào của IC1 lên nguồn +VDD. Đo dòng tiêu tán khi IC1 chưa
hoạt động.
4.3. Đặt thang đo thế lối vào của dao đông ký 5V/cm
Đặt thời gian quét của dao động ký ở 1ms/cm.
Chỉnh cho cả hai tia nằm giữa khoảng phần trên và phần dưới của màn dao
độngký. Sử dụng các nút chỉnh vò thí để dòch tia theo chìeu X và Y về vò trí
để quan sát.
Nối kênh I dao động ký với lối vào A(IC1/a). Nối kênh 2 dao động ký với
điểm C(IC1/a)
mA
14
13
12
11

C2
1nF
C1
220p
R4
510
R3
1k
R2
5k1
R1
5k1
4011
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
24

Để quan sát thế ra.
4.4. Đặt máy phát xungCLOCK GENERATOR của thiết bò chính DTS=21 ở chế
độ phát với
Tần số 1kHz. Nối lối ra CMOS của máy phát xung với lối vào A của IC1/a.
4.5. Quan sát và vẽ lại dạng xung ở lối raIC1/a.
4.6. Nối lôi ra C của IC1/a với L (tụ C3=10nF).(hình D1-6d).


13
12
11
10
9
8
7
6
5
4
3
1D
1C
1B
ML
K
I
1A
1
A
B
2
DAO DONG KY
1kHz
1kHz
+15V
C4
33nF
C3
10nF

nhau, trục 6 biểu diễn thế ra, trục x biểu diễn thế vào.
Nhận xét về chọn thế nuôi +VDD để làm tốt đặc trưng truyền cho vi mạch
CMOS
III. Đặc trưng trễ của cổng logic.
1. Đặc trưng trễ của cổng logic TTL.
Đặc trưng trễ – biểu thò sự chậm thời gian thay đổi thế lối ra theo thế lối vào
– đối với cổng TTL có đặc trưng khoảng nano giây (10-9sec). Vì vậy, cần tiến
hành thí nghiệm này khi nối tiếp nhiều cổng để tạo thời gian trễ đủ lớn, nhằm
dễ dàng đo đạc.
1.1. Nối nguồn +5V của DTS-21 với chốt nguồn +5 của mảng D1-1, sử dụng IC1.