Chng 3. Các phn t logic c bn Trang 39
Transistor Q
1
c s dng gm 2 tip giáp BE
1
, BE
2
và mt tip giáp BC. Tip giáp BE
1
, BE
2
a Q
1
thay th cho D
1
, D
2
và tip giáp BC thay th cho D
3
trong s mch cng NAND h DTR
(hình 3.22).
Gii thích hot ng ca mch (hình 3.23)
:
- x
1
= x
2
= 0 các tip giáp BE
1
, BE
2

= 1 các tip giáp BE
1
m, BE
2
tt thì tip giáp BC, diode D và BJT Q
2
tt → y = 1.
- x
1
= 1, x
2
= 0 các tip giáp BE
1
tt, BE
2
m thì tip giáp BC, diode D và BJT Q
2
tt → y = 1.
- x
1
= x
2
= 1 các tip giáp BE
1
, BE
2
tt thì tip giáp BC, diode D dn và BJT Q
2
dn bão hòa
→ y = 0

2
R
3
R
5
y
Q
3
Q
4
V
cc
Hình 3.24
Bài ging N T S 1 Trang 40
 ECL (Emitter-Coupled-Logic)
Logic ghép emitter chung (ECL) là h logic có tc  hot ng rt cao và thng c dùng
trong các ng dng òi hi tc  cao. Tc  cao t c là nh vào các transistor c thit k
 hot ng trong ch khuych i, vì vy chúng không bao gi ri vào trng thái bão hoà và do
ó thi gian tích lu hoàn toàn b loi b. H ECL t c thi gian tr lan truyn nh hn 1ns
trên mi cng.
Nhc m ca h ECL: Ngõ ra có n th âm nên nó không tng thích v mc logic vi các
 logic khác.
Gii thích hot ng ca mch (hình 3.26)
:
- Khi x
1
= x
2
= 0: Q
1

3
dn, Q
4
tt → y
1
= 0, y
2
= 1.
- Khi x
1
=1, x
2
=0: Q
1
tt, Q
2
dn nên n th ti cc nn (2) ca Q
3
âm, n th ti cc nn (3)
a Q
4
càng dng nên Q3 dn, Q
4
tt → y
1
= 1, y
2
= 0.
- Khi x
1

R
1
Q
2
R
3
R
5
y
Q
3
Q
4
V
cc
Hình 3.25. Cng logic h TTL dùng diode Schottky
R4
x1
y2
Q2
Q4
R7
2
Q1
1
R1
Q3
y1
R6
1'

NMOS
b. MOSFET kênh cm ng
c. Cng logic dùng MOSFET
MOSFET (Metal Oxyt Semiconductor Field Effect Transistor), còn gi là IGFET (Isolated Gate
FET - Transistor trng có cc cng cách ly).
MOSFET có hai loi: Loi có kênh t sn và loi có kênh cm ng.
Dù là MOSFET có kênh t sn hay kênh cm ng u có th phân chia làm hai loi:
- MOSFET kênh N gi là NMOS
- MOSFET kênh P gi là PMOS.
c m ca 2 loi này khác nhau nh sau:
- PMOS: Tiêu th công sut thp, tc  chuyn i trng thái chm.
- NMOS: Tiêu th công sut ln hn, tc  chuyn i trng thái nhanh hn.
Trên hình 3.27 là ký hiu ca các loi MOSFET khác nhau.
Chú ý: MOSFET kênh t sn có th làm vic  hai ch giàu kênh và nghèo kênh trong khi
MOSFET kênh cm ng ch làm vic  ch giàu kênh.
Dùng NMOS kênh cm ng ch to các cng logic
Xét các cng logic loi NMOS trên hình 3.28.
u kin  cng NMOS dn: V
D
> V
S
, V
G
> V
B
Trong tt c hình v ta có :





Q
Bài ging N T S 1 Trang 42
Hình 3.28a (cng NOT)
Theo u kin  cng NMOS dn: V
D
> V
S
, V
G
> V
B
Ta thy Q
1
có B ni mass tha mãn u kin nên: Q
1
luôn luôn dn.
- Khi x = 0: Q
1
dn, Q
2
tt (vì V
G2
= V
B2
= 0 nên không hình thành n trng gia G và B →
không hút c các e- là ht dn thiu s vùng  B → không hình thành c kênh dn).
Lúc này, theo s tng ng (hình 3.29a) ta có:
DD
DS(OFF)/Q2DS(ON)/Q1
DS(OFF)/Q2

i t D qua
→ Q
2
dn. Nh vy Q
1
, Q
2
u dn, ta s có s tng ng (hình 3.29b). Theo s này
ta có:
DD
DS(ON)/Q2DS(ON)/Q1
DS(ON)/Q2
y
V
RR
R
V
+
=
DD
V
1K
200K
1K
+
=
⇒ V
y

200

= x
2
= 0 (hình 3.30a): Q
1
luôn dn, Q
2
và Q
3
u tt, lúc ó theo s tng ng ta
có:
DD
DS(OFF)/Q3DS(OFF)/Q2DS(ON)/Q1
DS(OFF)/Q3DS(OFF)/Q2
y
V
RRR
RR
V
++
+
=
DD
77
77
V
K
10
K
10
200K

+
=
DD
V
K
K
K
KK
7
7
10
1
200
101
++
+
=
⇒ V
y
 V
DD
⇒ y = 1
- Khi x
1
= 0, x
2
=1: Q
1
, Q
3

1KK1
++
+
=
⇒ V
y
 0,05V ⇒ y = 0.
y hình 3.28c là mch thc hin cng NAND.
V
DD
y
R
DS(ON)/Q1
R
DS(OFF)/Q2
R
DS(OFF)/Q3
Hình 3.30a.
(x
1
=x
2
=0)
V
DD
y
R
DS(ON)/Q1
R
DS(ON)/Q2

a) x=0
V
DD
y
R
DS(ON)/Q1
R
DS(ON)/Q2
b) x=1
Hình 3.29 S tng ng mch hình 3.28a
Bài ging N T S 1 Trang 44
Hình 3.28b (cng NOR)
Ta ln lt xét các trng hp sau: (s tng ng hình 3.31)
- Khi x
1
= x
2
= 0 (hình 3.31a) : Q
1
dn, Q
2
và Q
3
u tt, lúc ó theo s tng ng ta có:
DD
DS(OFF)/Q3DS(OFF)/Q2DS(ON)/Q1
DS(OFF)/Q3DS(OFF)/Q2
y
V
)])//(R[(RR

DS(ON)/Q3DS(OFF)/Q2
y
V
)])//(R[(RR
))//(R(R
V
+
=
DD
7
7
V
K//1K)(10200K
K//1K10
+
=
⇒ V
y

201
1
V
DD
 0,005V ⇒ y = 0
- Khi x
1
=1, x
2
=0: Q
1

))//(R(R
V
+
=
DD
V
(1K//1K)200K
1K//1K
+
=
⇒ V
y

200
0,5
V
DD
⇒ y = 0.
y, s mch trên hình 3.28b chính là mch thc hin
ng NOR.
V
DD
y
R
DS(ON)/Q1
R
DS(OFF)/Q3
R
DS(OFF)/Q2
Hình 3.31a

(x
1
=x
2
=1)
Chng 3. Các phn t logic c bn Trang 45
Các cng logic h CMOS (Complementation MOS)
 ây là loi cng trong ó các transistor c s dng thuc loi MOSFET và luôn có s kt hp
gia PMOS và NMOS, vì vy mà ngi ta gi là CMOS. Nh cu trúc này mà vi mch CMOS có
nhng u m sau:
- Công sut tiêu th trng thái tnh rt nh.
- Tc  chuyn i trng thái cao.
- Kh nng chng nhiu tt.
- Kh nng ti cao.
Trên hình 3.32 là các cng logic h CMOS, chúng ta s ln lt gii thích hot ng ca mi s
 mch.
Hình 3.32a (cng NOT)
u kin  cng PMOS dn : V
S
> V
D
, V
G
< V
B
u kin  cng NMOS dn : V
D
> V
S
, V

 V
DD
⇒ y = 1
- Khi x =1 (hình 3.33b): Q
1
tt, Q
2
dn, ta có:
DD
QONDSQOFFDS
QONDS
y
V
RR
R
V
2/)(1/)(
2/)(
+
=
DD
V
K
K
K
7
10
1
1
+

y
R
DS/ Q1
R
DS/Q4
R
DS/Q3
R
DS/ Q2
Hình 3.34.
Hình 3.32b (cng NAND)
 tng ng ca mch cng NAND h CMOS c cho trên hình 3.34.
- Khi x
1
=x
2
= 0: Q
4
và Q
3
dn, Q
2
và Q
1
tt, ta có:
DD
DS(ON)/Q3DS(ON)/Q4DS(OFF)/Q2DS(OFF)/Q1
DS(OFF)/Q1DS(OFF)/Q2
y
V

tt, ta có :
DD
DS(OF)/Q4DS(ON)/Q3DS(OFF)/Q2DS(OFF)/Q1
DS(ON)/Q2DS(OFF)/Q1
y
V
)])//(R[(RRR
))//(R(R
V
++
=
DD
77
7
V
K//1K)(101KK10
1KK10
++
+
=
⇒ V
y
≈ V
DD
⇒ y = 1
- Khi x
1
= 1, x
2
= 0: Q

)])//(R[(RRR
))//(R(R
V
++
=
DD
77
V
K)K//10(101K1K
1K1K
++
+
=
⇒ V
y
≈ 0V⇒ y = 0 ⇒ây chính là mch thc hin cng NAND.
V
DD
y
R
DS(ON)/Q1
R
DS(OFF)/Q2
V
DD
y
R
DS(OFF)/Q1
R
DS(ON)/Q2

2
dn bão hòa dn ti Q
3
dn bão hòa.
Khi Q2 dn bão hòa thì n th ti cc C/Q2
V
C/Q2
= V
B/Q4
= V
ces/Q2
+ V
bes/Q3
= 0,2 + 0,8 = 1V
Mà u kin cn cho Q4 dn là:
V
C/Q2
=V
B/Q4
= V
be/Q4
+ V
γ/D
+ V
ces/Q3
= 0,6 + 0,8 + 0,2= 1,6V
Ta thy u kin này không tha mãn khi Q2 dn bão hòa, do ó khi Q2 dn bão hòa → Q4 tt
→ ct ngun V
CC
ra khi mch. Lúc này ta nói rng cng s hút dòng vào và dòng t ngoài qua ti

ây là nhng thông s rt quan trng cn chú ý trong quá trình thit k mch s h TTL m
o  an toàn và n nh ca mch.
- Các trng hp còn li (x
1
=0,x
2
=1; x
1
=1,x
2
=0; x
1
=x
2
=0): Lúc này Q
2
và Q
3
tt còn Q
4
dn →
y = 1. Ta nói cng cp dòng ra, dòng này  t ngun qua Q
4
và diode D xung cung cp cho ti,
ngi ta gi là dòng ngõ ra mc cao, ký hiu I
OH
.
n áp ngõ ra V
Y
c tính ph thuc vào dòng ti I

.
R3
VCC
R1
Hình 3.35. Ngõ ra ct chm
Bài ging N T S 1 Trang 48
I
OH
cng chính là dòng qua ti It, nu I
OH
càng tng thì V
logic1
càng gim và ngc li. Song
V
logic1
chc phép gim n mt giá tr cho phép V
logic1 min
= 2,2V.
 mt thit k mch: ta chn V
logic1 min
= 2,4V  bo m cng cp dòng ra khi  mc logic 1
không c nh hn V
logic1 min
và m bo cng hút dòng vào khi  mc logic 0 thì dòng ti  mc
logic 0 không c ln hn dòng I
OL
.
Nhc m ca ngõ ra ct chm: Không cho phép ni chung các ngõ ra li vi nhau có th
làm hng cng.
b. Ngõ ra cc thu  h (Open Collector Output)

làm cho tip
giáp BC/Q
1
m nên Q
2
dn bão hòa, Q
2
dn bão
hòa kéo theo Q
3
dn bão hòa → y = 0, do ó
n áp ti ngõ ra y:
V
Y
= V
logic0
=V
C/Q3
= V
ces/Q3
= 0,2V ≈ 0V
Lúc này cng s hút dòng vào và Q
3
là ni nhn
dòng, ta gi là dòng ngõ ra mc thp I
OL
.
- Các trng hp còn li (x
1
=0,x

Y
= V
logic1
= V
’
CC
- I
OH
.R
u m ca ngõ ra có cc thu  h:
- Cho phép ni chung các ngõ ra li vi nhau.
- Trong mt vài trng hp khi ni chung các ngõ ra li vi
nhau có th to thành cng logic khác.
Ví d: Mch  hình 3.37 s dng các cng NOT có ngõ ra cc
thu  h, khi ni chung các ngõ ra li vi nhau có th to thành
ng NOR. (Hãy gii thích hot ng ca mch này?)
c. Ngõ ra ba trng thái (Three States Output)
 mt cu trúc và cu to hoàn toàn ging ngõ ra ct chm, tuy nhiên có thêm ngõ vào th 3
cho phép mch hot ng kí hiu là E (Enable).
- E=1: diode D
1
tt, mch làm vic hoàn toàn ging cng NAND ngõ ra ct chm. Lúc ó
ch tn ti mt trng thái y = 0 hoc y = 1 tùy thuc vào các trng thái logic ca 2 ngõ vào x
1
, x
2
.
Q1
x1
R3

,
Q
3
cng tt. Lúc này diode D
1
dn ghim n th cc C ca Q
2
:
V
C / Q2
= V
B/ Q4
= Vγ/
D1
= 0,7V ⇒ Q
4
tt.
Nên cng không cp dòng ra và cng không hút
dòng vào. Lúc này, ngõ ra y ch ni vi cng v
phng din vt lý nhng li cách ly v phng din
n, tng ng vi trng thái tr kháng cao. Chính
vì vy mà ngi ta gi là trng thái th ba là trng thái
ng tr cao.
Trong trng hp này ngõ vào cho phép E tích cc
c cao (mc logic 1). Thc t các cng logic vi ngõ
ra 3 trng thái có th có ngõ vào u khin E tích cc
c cao (mc 1) hoc tích cc mc thp (mc 0).
Chng hn mt cng NAND vi ngõ ra 3 trng thái có
thc ký hiu nh trên hình v 3.39.
ng dng ca ngõ ra 3 trng thái


=⇒=
=⇒=
cao
ZyE
xxyE
0
1
21



=⇒=
=⇒=
21
0
1
xxyE
ZyE
cao
x
1
y
x
2
E
Hình 3.39. Cng NAND 3 trng thái vi ngõ vào E
a. E tích cc mc cao - b. E tích cc mc thp
a)
b)

1
là công sut tiêu thng vi ngõ ra ca phn t logic tn ti  mc logic 1.
- Gi P là công sut tiêu tán trung bình thì:
2
10
PP
P
+
=
i vi c vi mch (IC – Integrated Circuit) ngi ta tính nh sau:
- Gi I
CL
dòng do ngun cung cp khi ngõ ra  mc logic 0.
- Gi I
CH
dòng do ngun cung cp khi ngõ ra  mc logic 1.
- i I
C
là dòng trung bình thì :
2
II
I
CHCL
C
+
=
- Thì công sut tiêu tán cho c vi mch c tính:
P
tt
= I

R3
+ N I
1
(vi N là s phn t ti mc  ngõ ra)
t khác: I
B
=I
R1
-I
R2
= const, mà I
cs
tng lên do có
dòng ghép  vào →u kin dn bão hòa không tha
mãn → BJT ra khi ch dn bão hòa và i vào ch
khuch i, lúc ó V
Y
tng lên nên ngõ ra không còn m
o  mc logic 0 na. Vy, u kin  mch hot ng
bình thng là:
I
R3
+ N I
1
<
min
β I
B
⇒
1

x1
R2
Q
.
x2
D3
VCC
R3
.
D1
D2
D1 D4
Hình 3.42