MỤC LỤC
MỤC LỤC…………………………………………………………………………….1
CHƯƠNG I: BỘ VI XỬ LÝ INTEL 8088………………………………………… 2
1.1 Cấu trúc bên trong và hoạt động của bộ vi xử lý 8088………………………… 2
1.1.1 Sơ đồ khối của bộ vi xử lý
8088…………………………………………… 2
1.1.2 Cấu trúc bên trong của 8088……………………………………………… 2
1.1.3 Các chế độ địa chỉ của 8088…………………………………………………4
1.2 Khung của chương trình hợp ngữ……………………………………………… 6
PHẦN II: CÁC LOẠIDÙNG TRONG MẠCH CẢM BIẾN NHIỆT…………… 8
2.1 Vi xử lý 8088………………………………………………………………………8
2.1.1 Các tín hiệu của 8088……………………………………………………… 8
2.2 Mạch tạo xung nhịp 8284
…………………………… 11
2.3 Mạch phối ghép vào/ra song song lập trình được
8255……………………… 12 2.4 Bộ chuyển đổi tương tự số
ADC0804………………………………………… 13
2.5 Giới thiệu về IC cảm biến LM35……………………………………………… 14
2.6 Một số mạch được dùng khác………………………………………………… 15
PHẦN III: NỘI DUNG THIẾT KẾ MẠCH CẢM BIẾN NHIỆT …………… 17
3.1 Lưu đồ thuật toán chương trình……………………………………………… 17
3.1.1 Giải thuật chương trình đọc A/D và chương trình đổi số nhị phân ra BCD 18
3.1.2 Giải thuật toán xuất ra LED………………………………………………… 19
3.2 Code chương trình………………………………………………………………19
3.3 Sơ đồ mạch nguyên lý………………………………………………………… 21
PHẦN IV: KẾT LUẬN………………………………………………………………22
1
CHƯƠNG I: BỘ VI XỬ LÝ INTEL 8088
1.1 Cấu trúc bên trong và hoạt động của bộ vi xử lý 8088.
1.1.1 Sơ đồ khối của bộ vi xử lý 8088.
1.1.2 Cấu trúc bên trong của 8088.

nằm trong đoạn ngăn xếp SS. Địa chỉ đầy đủ của đỉnh ngăn xếp ứng với SS:SP được
xác định như trên.
- SI (source index): chỉ số gốc hay nguồn. Chỉ vào dữ liệu trong đoạn dữ liệu DS
và địa chỉ đầy đủ ứng với DS:SI được xác đinh như trên.
- DI (destination index): chỉ số đích. Chỉ vào dữ liệu trong đoạn dữ liệu DS và địa
chỉ cụ thể ứng với DS:DI được xác định như trên.
d) Các thanh ghi cờ.
x x x x O D I T S Z x A x P x C
x: không được định nghĩa.
Hình 1.2 Sơ đồ thanh ghi cờ của 8088.
- C hoặc CF (carry flag): cờ nhớ. CF=1 khi cờ nhớ hoặc mượn từ MSB.
- P hoặc PF (parity flag): cờ parity. Phản ánh tính chẵn lẻ của tổng số bit 1 có trong
kết quả. PF=1 khi tổng số bít 1 trong kết quả là chẵn.
- A hoặc AF (auxiliary carry flag): cờ nhớ phụ. AF=1 khi có nhớ hoặc mượn từ 1
số BCD thấp (4 bít thấp) sang 1 số BCD cao (4 bít cao).
- Z hoặc ZF (zero flag): cờ rỗng. ZF=1 khi kết quả bằng không.
3
- S hoặc SF (sign flag): cờ dấu. SF=1 khi kết quả âm.
- O hoặc OF (overflow flag): cờ tràn. OF=1 khi kết quả là 1 số bù hai vượt ra ngoài
giới hạn biểu diễn.
*) Các cờ điều khiển.
- T hoặc TF (trap flag): cờ bẫy. TF=1 khi CPU làm việc ở chế độ chạy từng lệnh .
- I hoặc IF (interrupt enable flag): cờ cho phép ngắt. IF=1 khi CPU cho phép các
yêu cầu ngắt.
- D hoặc DF (direction flag): cờ hướng. DF=1 khi CPU làm việc với chuỗi ký tự
theo thứ tự từ phải sang trái.
1.1.3 Các chế độ địa chỉ của 8088.
- Chế độ địa chỉ thanh ghi (register addressing mode).
Dùng các thanh ghi bên trong CPU như là các toán hạng để chứa dữ liệu cần thao
tác.Vì vậy khi thực hiện lệnh có thể đạt tốc độ truy nhập cao hơn so với các lệnh có

chữ số) để trong AX cho 1 số BCD không gói khác. Kết quả và số dư cũng là các số
BCD không gói.
Không xác định: Tất cả các cờ.
- AAM – ASCII (Chỉnh sau khi nhân 2 số ở dạng ASCII).
Lệnh này dùng để đổi 1 số hệ hai, là tích của hai số BCD không gói, có trong AL
sang số BCD không gói để tại AX.
Cập nhật: PF, SF, ZP.
Không xác định: AF, CF, OF.
- ASS – ASCII (Chỉnh sau khi trừ 2 số ở dạng ASCII).
Lệnh này dùng để đổi 1 số hệ hai, là hiệu của 2 số BCD không gói, có ở AL sang
số BCD không gói.
Cập nhật: AF, CF.
Không xác định: OF, PF, SF, ZP.
- ADD (Cộng hai toán hạng).
Viết lệnh: ADD Đích, gốc.
Mô tả: Đích  Đích+Gốc
Trong đó toán hạng đích và gốc có thể tìm được theo các chế độ địa chỉ khác nhau,
nhưng phải chứa dữ liệu có cùng độ dài và không được phép đồng thời là 2 ô nhớ và
cùng không được là thanh ghi đoạn.
Cập nhật: AF, CF, OF, PF, SF, ZP.
- AND (Và 2 toán hạng).
Viết lệnh: AND Đích, gốc.
Mô tả: Đích  Đích^Gốc
Trong đó toán hạng đích và gốc có thể tìm được theo các chế độ địa chỉ khác nhau,
nhưng phải chứa dữ liệu có cùng độ dài và không được phép đồng thời là 2 ô nhớ và
cùng không được là thanh ghi đoạn. Phép AND thường dùng để che được lại 1 vài bit
nào đó của 1 toán hạng bằng cách nhân logic toán hạng đó với toán hạng tức thì có các
bit 0/1 ở chỗ cần che đi/giữ nguyên tương ứng.
Xóa: CF, OF
Cập nhật: PF, SF, ZP, PF chỉ có nghĩa khi toán hạng là 8 bit.

Huge (đồ sộ) Mã lệnh và dữ liệu không gói gọn trong 1 đoạn và các mảng
có thể lớn hơn 64KB.
b) Khai báo đoạn ngăn xếp.
Dành ra 1 vùng nhớ đủ lớn.
Stack Kích thước
Kích thước sẽ quyết định số byte dành cho ngăn xếp.Nếu ta không khai báo kích
thước thì chương trình sẽ tự động gán kích thước có giá trị là 1KB nhưng quá
lớn.Thông thường thì sử dụng 100-256 byte là đủ.
c) Khai báo đoạn dữ liệu.
Đoạn dữ liệu chứa toàn bộ các định nghĩa cho các biến của chương trình.Việc khai
báo đoạn dữ liệu nhờ hướng dẫn chương trình dịch DATA, việc khai báo biến và hằng
được thực hiện tiếp ngay sau đó bằng các lệnh thích hợp.
d) Khai báo đoạn mã.
Việc khai báo đoạn mã được thực hiện nhờ hướng dẫn chương trình dịch CODE.Bên
trong đoạn mã các dòng lệnh phải được tổ chức 1 cách hợp lý, dùng ngữ pháp dưới
6
dạng 1 chương trình chính (CTC) và nếu cần thì kèm theo1 chương trình con (ctc) và
chúng được gọi ra bằng lệnh CALL.
Một thủ tục được định nghĩa bằng các lệnh giả PROC và ENDP lần lượt là bắt đầu 1
thủ tục và kết thúc nó.
Tên CTC Proc
;Các lệnh của than chương trình chính
CALL Tên ctc
;gọi ctc
TÊN_CTC Endp
7
PHẦN II: CÁC LOẠIDÙNG TRONG MẠCH CẢM BIẾN NHIỆT
2.1 Vi xử lý 8088.
2.1.1 Các tín hiệu của 8088.
+ AD0-AD7 [I/O tín hiệu vào và ra]: Các chân dồn kênh cho các tín hiệu phần thấp

hiện chương trình phục vụ ngắt kiểu INT2.
+ RESET [I]: tín hiệu khởi động lại 8088. Khi RESET=1 kéo dài ít nhất trong
khoảng thời gian là 4 chu kỳ đồng hồ thì 8088 bị buộc phải khởi động lại: nó xóa các
8
thanh ghi DS, ES, SS, IP và FR về 0 và bắt đầu thực hiện chương trình tại địa chỉ
CS:IP=FFFF:0000H.
+ CLK [I]: tín hiệu xung đồng hồ nhịp. Xung nhịp có độ rỗng là 77a và cấp nhịp
làm việc cho CPU.
+ Vcc [I]: chân nguồn. Tại đây CPU được cung cấp 5V, 340mA.
+ GND [O]: chân nguồn để nối với điểm 0V của nguồn nuôi.
+ MN/MX [I]: chân điều khiển hoạt động của CPU theo chế độ MIN/MAX.
*) Chế độ MIN.
B H E
3 4
R D
3 2
L O C K
2 9
R Q / G T 0
3 1
R Q / G T 1
3 0
N M I
1 7
T E S T
2 3
M N
3 3
R E A D Y
2 2

A 1 2
4
A 1 3
3
A 1 4
2
A 1 5
3 9
A 1 6 / S 3
3 8
A 1 7 / S 4
3 7
A 1 8 / S 5
3 6
A 1 9 / S 6
3 5
S 0
2 6
S 1
2 7
S 2
2 8
Q S 0
2 5
Q S 1
2 4
U 6
8 0 8 8 M I N
+ IO/ [O] (28): tín hiệu này phân biệt thời điểm đã định phần tử nào trong các thiết
bị vào ra (IO) hoặc bộ nhớ được chọn làm việc với CPU. Trên bus địa chỉ, lúc đó sẽ

1 0 1 Đọc các thiết bị ngoại vi
1 1 0 Ghi các thiết bị ngoại vi
1 1 1 Dừng
*) Chế độ MAX.
B H E
3 4
R D
3 2
L O C K
2 9
R Q / G T 0
3 1
R Q / G T 1
3 0
N M I
1 7
T E S T
2 3
M X
3 3
R E A D Y
2 2
C L K
1 9
R S T
2 1
I N T R
1 8
A D 0
1 6

A 1 6 / S 3
3 8
A 1 7 / S 4
3 7
A 1 8 / S 5
3 6
A 1 9 / S 6
3 5
S 0
2 6
S 1
2 7
S 2
2 8
Q S 0
2 5
Q S 1
2 4
U 7
8 0 8 8 M A X
+ , , [O]: các chân trạng thái dùng trong chế độ MAX để ghép với mạch điều khiển
bus 8288. Các tín hiệu này được 8288 dùng để tạo ra các tín hiệu điều khiển trong các
chu kỳ hoạt động của các tín hiệu điều khiển.
Chu kỳ điều khiển của bus Tín hiệu
0 0 0 Chấp nhận yêu cầu ngắt INTA
0 0 1 Đọc thiết bị ngoại vi IORC
0 1 0 Ghi thiết bị ngoại vi IOWC,
0 1 1 Dừng Không
1 0 0 Đọc mã lệnh MRDC
1 0 1 Đọc bộ nhớ MRDC

R E S E T
1 0
P C L K
2
O S C
1 2
X 1
1 7
X 2
1 6
A S Y N C
1 5
C S Y N C
1
F / C
1 3
R D Y 1
4
R D Y 2
6
R E S
1 1
U 5
8 2 8 4
+ , : tín hiệu cho phép chọn đầu vào tương ứng RDY1. RDY2 làm tín hiệu báo tình
trạng sẵn sàng của bộ nhớ hoặc thiết bị ngoại vi.
+ RDY1, RDY2: cùng với , dùng để gây ra các chu kỳ đợi ở CPU.
+ chọn đồng bộ 2 tầng hoặc đồng bộ 1 tầng cho tín hiệu RDY1, RDY2. Trong chế
độ đồng bộ 1 tầng =1 thì tín hiệu RDY có ảnh hưởng đến tín hiệu READY tới tân
sườn xuống của xung đồng hồ tiếp theo. Còn chế độ đồng bộ 2 tầng =0 tín hiệu RDY

3 4
D 1
3 3
D 2
3 2
D 3
3 1
D 4
3 0
D 5
2 9
D 6
2 8
D 7
2 7
P A 0
4
P A 1
3
P A 2
2
P A 3
1
P A 4
4 0
P A 5
3 9
P A 6
3 8
P A 7

1 1
P C 7
1 0
R D
5
W R
3 6
A 0
9
A 1
8
R E S E T
3 5
C S
6
U 1 8
8 2 5 5
Các chân có ý nghĩa khá rõ ràng. Chân Reset phải được nối với tín hiệu reset chung
của toàn hệ. CS được nối với mạch tạo xung chọn thiết bị để đặt mạch 8255 vào 1 địa
chỉ cơ sở nào đó.Các tín hiệu địa chỉ A0, A1 sẽ chọn ra 4 thanh ghi bên trong 8255. 1
thanh ghi để ghi từ điều khiển cho hoạt động 8255 (CWR) và 3 thanh ghi khác ứng
với các cổng port là PA, PB, PC cũng chính là các địa chỉ cơ sở của 8255.
Có 2 loại từ điều khiển cho 8255A:
+ Từ điều khiển định nghĩa cấu hình cho các cổng PA, PB, PC.
+ Từ điều khiển lập/ xóa từng bit ở đầu ra của PC.
A1 A0 Chọn ra
1 x x Không chọn
0 0 0 PA
0 0 1 PB
0 1 0 PC

- D7:S/R=1: lập PC
i
, S/R=0: xóa PC
i
2.4 Bộ chuyển đổi tương tự số ADC0804.
+ I N
6
- I N
7
V R E F / 2
9
D B 7
1 1
D B 6
1 2
D B 5
1 3
D B 4
1 4
D B 3
1 5
D B 2
1 6
D B 1
1 7
D B 0
1 8
C L K R
1 9
V C C / V R E F

khi đó tần số được xác định bằng biểu thức:
F= 1/1.1RC
+ (5): chân ra tích cực mức thấp. Bình thường chân này ở trạng thái cao và khi
việc chuyển đổi hoàn tất thì nó xuống thấp để báo cho CPU biết là dữ liệu chuyển đổi
sẵn sàng để lấy đi. Sau khi xuống thấp, cần đặt CS=0 và gửi 1 xung cao xuống thấp
tới chân RD để đưa ra dữ liệu.
+ V
in
(+) và V
in
(-) chân (6) và (7): đây là 2 đầu vào tương tự vi sai, trong đó
V
in
=V
in
(+) – V
in
(-). Thông thường V
in
(-) thương nối xuống đất và V
in
(+) được dùng
làm đầu vào tương tự và sẽ được chuyển đổi về dạng số.
+ V
cc
(20): là chân nguồn nuôi +5V. Chân này được dùng làm điện áp tham chiếu
khi đầu vào V
ref
/2 để hở.
+ V

1 3
Y 3
1 2
Y 4
1 1
Y 5
1 0
Y 6
9
Y 7
7
G 1
6
G 2 A
4
G 2 B
5
U 1 7
7 4 L S 1 3 8
*) Mạch tách tín hiệu địa chỉ từ các tín hiệu dồn kênh (mạch chốt) 74LS373.
D 0
3
D 1
4
D 2
7
D 3
8
D 4
1 3

A 0
2
A 1
3
A 2
4
A 3
5
A 4
6
A 5
7
A 6
8
A 7
9
G
1 9
D I R
1
B 0
1 8
B 1
1 7
B 2
1 6
B 3
1 5
B 4
1 4

2 1
A 1 1
2 3
A 1 2
2
A 1 3
2 6
A 1 4
1
D 0
1 1
D 1
1 2
D 2
1 3
D 3
1 5
D 4
1 6
D 5
1 7
D 6
1 8
D 7
1 9
C E
2 0
O E
2 2
W E

1 0
E
9
F
1 5
G
1 4
U 1 7
7 4 4 7
16
PHẦN III: NỘI DUNG THIẾT KẾ MẠCH CẢM BIẾN NHIỆT
3.1 Lưu đồ thuật toán chương trình.
17
3.1.1 Giải thuật chương trình đọc A/D và chương trình đổi số nhị phân ra BCD.
18
3.1.2 Giải thuật toán xuất ra LED.
19
3.2 Code chương trình.
Chương trình hiển thị led 7 thanh trên 8088:
DATA SEGMENT
PORTA EQU 120H
PORTB EQU 121H
PORTC EQU 122H
PORTD EQU 123H
TABLE DB 8CH,0C7H,86H,89H
DATA ENDS
CODE SEGMENT
ASSUME CS:CODE, DS:DATA
START: MOV AX,DATA ;khởi tạo phân đoạn dữ liệu
MOV DS,AX

22
A
1
B
2
C
3
D
4
E
5
F
6
G
7
H
8
V C C
9
V E E
1 0
7 S E G 1
7 S E G
R 1 1
R
A
1
B
2
C

6
B I / R B O
4
R B I
5
L T
3
A
1 3
B
1 2
C
1 1
D
1 0
E
9
F
1 5
G
1 4
U 1 5
7 4 4 7
31
2 Q 1 A
T R _ 2 _ I S _ N _ A
64
5 Q 1 B
T R _ 2 _ I S _ N _ A
T i t l e

A D 0
1 6
A D 1
1 5
A D 2
1 4
A D 3
1 3
A D 4
1 2
A D 5
1 1
A D 6
1 0
A D 7
9
A 8
8
A 9
7
A 1 0
6
A 1 1
5
A 1 2
4
A 1 3
3
A 1 4
2

A 4
6
A 5
5
A 6
4
A 7
3
A 8
2 5
A 9
2 4
A 1 0
2 1
A 1 1
2 3
A 1 2
2
A 1 3
2 6
A 1 4
1
D 0
1 1
D 1
1 2
D 2
1 3
D 3
1 5

Y 4
1 1
Y 5
1 0
Y 6
9
Y 7
7
G 1
6
G 2 A
4
G 2 B
5
U 4
7 4 L S 1 3 8
+ I N
6
- I N
7
V R E F / 2
9
D B 7
1 1
D B 6
1 2
D B 5
1 3
D B 4
1 4

D 0
3 4
D 1
3 3
D 2
3 2
D 3
3 1
D 4
3 0
D 5
2 9
D 6
2 8
D 7
2 7
P A 0
4
P A 1
3
P A 2
2
P A 3
1
P A 4
4 0
P A 5
3 9
P A 6
3 8

P C 6
1 1
P C 7
1 0
R D
5
W R
3 6
A 0
9
A 1
8
R E S E T
3 5
C S
6
U 6
8 2 5 5
V S +
8
V O U T
1
U 7
L M 3 5 / S O
R 1 3
R
R 1
P O T
R 1 4
R

O S C
1 2
X 1
1 7
X 2
1 6
A S Y N C
1 5
C S Y N C
1
F / C
1 3
R D Y 1
4
R D Y 2
6
R E S
1 1
U 8
8 2 8 4
Y 1
Z T A
C 2
C A P N P
C 3
C A P N P
D 0
7
D 1
1

D 1
D I O D E
C 4
C A P N P
R 3
R
R 6
R
D 0
3
D 1
4
D 2
7
D 3
8
D 4
1 3
D 5
1 4
D 6
1 7
D 7
1 8
O E
1
L E
1 1
Q 0
2

A 7
9
G
1 9
D I R
1
B 0
1 8
B 1
1 7
B 2
1 6
B 3
1 5
B 4
1 4
B 5
1 3
B 6
1 2
B 7
1 1
U 1 0
7 4 L S 2 4 5
V C C
V C C
A 0
1 0
A 1
9

D 2
1 3
D 3
1 5
D 4
1 6
D 5
1 7
D 6
1 8
D 7
1 9
C E
2 0
O E
2 2
W E
2 7
U 9
2 8 C 2 5 6
V C C
V C C
R 7
R
D 0
3 4
D 1
3 3
D 2
3 2

P B 2
2 0
P B 3
2 1
P B 4
2 2
P B 5
2 3
P B 6
2 4
P B 7
2 5
P C 0
1 4
P C 1
1 5
P C 2
1 6
P C 3
1 7
P C 4
1 3
P C 5
1 2
P C 6
1 1
P C 7
1 0
R D
5

24