1
M U
ng tiêu th ca thit b mng trong trung tâm d liu
Theo các nghiên
Dynatmics 2012 ch
và 2012 . N
nhanh tr- 2020. T
30%
. ng
%
.
nhói riêng ban
còn ( 6a
.
. các ph
sau: (1) -engineering), (2) ), (3)
g minh (Smart sleeping/standby)
2. Nhng v còn tn ti
trung bình A t l ng tit kim.
xut gii pháp WOL (Wake on Lan) cho chuyn mch OpenFlow giúp cho vic
d dàng qun lý u khin linh hot cho chuyn mch OpenFlow
ng hp h thng trung tâm d liu có quy mô ln hoc khi s c xy ra.
ng nghiên cu:
Tp trung vào kin trúc chuyn mch OpenFlow trên nn tng Kit NetFPGA-1G, và
bu khin OpenFlow c phát trin u tiên bi hc Standford.
Tp trung nghiên cu các thut toán thut mô hình hóa ng cho chuyn mch
OpenFLow.
u lý thuyt kt hp thc nghim.
Phm vi nghiên cu:
Nghiên cu các gii pháp tit king và ch cho chuyn mch
OpenFlow trên nn tng NetFPGA, trin khai trên h thng thc nghim bao gm b
u khin NOX /POX, b ng và s dng board PCIEXT-64UB
, cho .
ng tiêu th ca chuyn mch và t toán t
NetFPGA-1G (4 cng) trong thc nghing tht toán bng Matlab
trên các mô hình ng ca chuyn mch NetFPGA m rng có s cng ln
Ni dung ca lun án ch tp trung nghiên cu các gii pháp tit kim ng
tiêu th cho chuyn mch OpenFlow. Các kt qu c ca lu c các
ng nghip s dng mc ng tiêu th trên toàn mng trong kin
trúc th nghim ECODANE.
4.
, và
.
1.3.2.
(Hình 1.8)
ti
Hình 1.8.
1.3.3. COpenFlow trên NetFPGA
(Hình 1.13)
Hình 1.13.
1.4.
bày .
.
các
OpenFlow .
Các gii pháp tit king cho chuyn mch OpenFlow
2.1.
C
-
i
M
Chuyển mạch
NetFPGA
C0
C1
Chuyển mạch
NetFPGA
C0
C1
Thiết bị
Oscilloscope
3.3V
5.0V
Bo mạch hiển thị
công suất
C0
C1
C2
C3
Phát lưu lượng 1
C0
C1
C2
C3
Phát lưu lượng 2
C2
C2
C2
C2
Chú ý: Băng thông
800Mbps
(2.1)
(2.1),
f/2, f/4, f/8, f/16, f/32, f/64
2.3.2. CC (Clock Controller)
T CC
,
CC CD Hình 2.5
Xử lý gói
tin
Bộ đệm
vào
Bộ đệm ra
Gói tin vào
Gói tin ra
NF2CORE
Clock
Divider
Xử lý gói
tin
Clock
Controller
UDP
- - - -
M2 M1 M0
7 0
Reserved
ModeFlag
Hình 2.6. Switch state
7
2.4.
37.7%
.
2.4.1. Nguyên (link_rate)
Trong BCM5464SR NIC có 4 thanh ghi .
OpenFlow
OpenFlow
Hình 2.8.
- -
27
- - -
31 2930 28
0 1 - -
Hoạt động2 bit đầu
22
OpenFlow.
Hình 2.10.
Bng 2.4. Bn tin OFPT_PORT_MOD
OpenFlow
header
Port no
MAC
address
Config
Mask
Link
state
Advertise
Pad
8bytes
2bytes
6bytes
4bytes
4bytes
1bytes
4bytes
3bytes
F
- - -
B1 B0 P1 P0
7 0
[0:3]
PC SOFTWARE
DRIVER
CONTROL
SOFTWARE
NF2_REG_GRP
Hình 2.16. are)
ghi MII.
2.5.2.1.
Các c
Bng 2.5. Các ch hong mi ca chuyn mch
125 MHz
Idle/10Mbps/100Mbps/1Gbps
62.5 MHz
Idle/10Mbps/100Mbps
3.90625 MHz
Idle 9
NOX /POX.
2.6.1.
mode.
sau:
E = P
working
* T
working
+ P
sleep
* T
sleep
(2.2)
working
và T
sleep
working
và P
sleep
T
sleep
NF2 CORE
USER DATA PATHNF2_MAC
DD
(Data Detector)
Input
Arbiter
VLAN
remover
Watchdog
Output
Port
Lookup
VLAN
adder
Output
Queues
TX
Queue
Ethernet MAC
RX
Queue
CPU DMA QUEUE
NF2 DMA CPCI BUS
NF2 REG
GRP
CPU RX
Queue
CPU TX
Queue
FC
Registers
Core Clock
Controller
Idle timeout
Core_clk_packet_en
Core_clk_reg_en
Core_clk_en
Software
Register
Max Queue L
Max Num Packet
Wait timeout
Hình 2.23.
11
Core Clock (Core Clock Controller).
OpeHình 2.25.
IDLE
core_clk_packet_en
= 1
WORKING
core_clk_packet_en
cor
2.6.3.
u ác
(gmii_tx_clk) không b Hình 2.28
Digital Clock Managers (
125MHz
0
Io
I
1
Io
core_clk_int
CLKIN
CLKFB
CLK0
BUFG
BUFGMUX
core_clk_en
DCM
core_clk = 125MHz
Hình 2.28.
2.6.4.
Bng 2.9. Công sut tiêu th ca chuyn mch khi gim tn
Ch
Tn s hong ca
chuyn mch (MHz)
S ln
gim
Công sut tiêu
th (mW)
Công sut tit
kim (mW)
0
125
1
11576
0
1
62.5
1/2
10228
1348
2
31.25
1/4
9872
1701
3
15.625
1/8
9554
2022
1Gbps
11525.6
0
2
100Mbps
7372
4154
3
10 Mbps
6537.6
4988
4
Idle (tt cng)
6440.6
5085
:
2.7.3.
POX
. Cá
12.
Bng 2.12. Công sut tiêu th ca chuyn mch ng vi các ch hong
Công sut cao
125
1000
Hình 2.35. Hình 2.35.
High .
Bng 2.14. ng tiêu th
c tính
ng tiêu th
ng tit kim (%)
Ch
Normal
Ch High
Performance
Ch Save
power
Ch High
Performance
Ch Save
power
u vào 1
10314J
7088J
6881J
31.27%
2.7.4.2.
.
Bng 2.15. i gian tr và mt gói tin so vi chuyn mng
High Performance
Save Power
24ns
Twait timeout + Tprocess
tin
Không
Không
2.8.
:
T
T
/POX OpenFlow
ng cho chuyn mch
3.1.
C trình bày
(3.4)
3.4.
Switch_state get_min_power_state(throughput T){
N1000 = (int)floor(T*1.0/999);
check1000:
if(N1000 >= N){
N1000 = N; N100 = 0; N10 = 0;
goto finish;
}
N100 = (int)floor(max((T-N1000*999), 0)*1.0/99);
check100:
if((N100 > N - N1000) || (N100*P100 > P1000)){
N1000++;
goto check1000;
}
N10 = (int)ceil(max((T-N1000*1000-N100*99),
}
get_max_power_state()
17
P
max
max
(T);
Power Index)
khi
Hình 3.3
.
3.8.2. NetFPGA-1G
Tier-2 HP Enterprise- và OpenFlow
Pronto- .
a)
b)
Hình 3.4. Liên có
Hình 3.5.
S
.
a)
b)
Hình 3.6. 19
10.195
8p NetFPGA
60.23
0.1501
23.020
19.564
16p NetFPGA
60.23
0.1677
46.040
38.319
48p NetFPGA
60.23
0.1784
138.120
113.479
16p Enterprise
26.97
0.0659
53.400
49.881
48p Pronto
39.30
0.1318
111.524
96.825
3.9.
4.3.
4.3.1.
có gói tin
-bit,
FF …. FF FF 11 22 33 44
16
48-
6
0xFF
55 66 11 22 66
Hình 4.1.
B14 B13 B12 B11 B10 B9 B8 B7
0
B6 B5 B4 B3 B2 B1 B0
B15
1
Tn s hong
00
3.90625 MHz
01
125 MHz
4.3.2.
K
ETHERNET
NF2_CORE
MII
REGISTER
CONTROL
PORT
[0:3]
NF2_MDIO
Rx&Tx
MAC Rx & Tx
Queue
USER DATA PATH
NF2_Reg_Grp
CPCI_NF2_Bus
WOL
Packet
Detector
Clock
Controller
WOL
gói tin tin
Wake up chuy OpenFlow Sleep
OpenFlow
22
Chuyển mạch OpenFlow
PC1
(Điều khiển
chuyển mạch)
PC2
(Theo dõi trạng
thái chuyển
mạch)
Gửi bản tin
magic_pk
Cổng 3
tắt
Cổng 2
tắt
Cổng 1
10Mbps
Cổng 0
tắt
PCIEXT-64UB
(Đo công suất tiêu thụ)
Mạch hiển thị công suất
NetFPGA
10.
23
Hình 4.10.
4.5.
.
K
án
ng
.
0% to 100%.
pháp