Tổng hợp mạch trên Design Compiler
GVHD: TS.Nguyễn Đức Minh
SVTH: Lê Khánh Linh

Tổng hợp OpenMSP430 trên Design Compiler

1


Contents

 Giới thiệu về ASIC
 Tổng hợp mạch số bằng phần mềm Design Compiler (Synopsys)
 References

Tổng hợp OpenMSP430 trên Design Compiler

2


Giới thiệu về ASIC[1]

 Vi mạch tích hợp (Integrated Ciruits) hay vi mạch, mạch tích hợp, gọi tắt là IC:

 Các mạch điện chứa các linh kiện bán dẫn (semiconductor) và các linh kiện thụ động (như điện trở) được kết nối với nhau
 Kích thước cỡ micromet (hoặc nhỏ hơn) chế tạo trên những phiến silicon.

 ASIC:

 (Application Specific Integrated Circuit): vi mạch tích hợp chuyên dụng.
 IC được thiết kế dành cho những ứng dụng cụ thể.


Tổng hợp OpenMSP430 trên Design Compiler

6


Tổng hợp mạch số bằng phần mềm Design Compiler (Synopsys)

1.
2.
3.
4.
5.

Chu trình tổng hợp mạch số
Nhập thiết kế và dữ liệu kỹ thuật
Đặt các ràng buộc cho thiết kế
Kỹ thuật tổng hợp mạch
Khảo sát kết quả

Tổng hợp OpenMSP430 trên Design Compiler

7


1. Chu trình tổng hợp mạch số

Load
Load design
design and

44

33

22

11

Tổng hợp OpenMSP430 trên Design Compiler

Analyze
Analyze results
results

8


2. Nhập thiết kế và dữ liệu kỹ thuật

 Nhập thư viện logic
 Nhập thiết kế RTL
 Nhập dữ liệu vật lý

Tổng hợp OpenMSP430 trên Design Compiler

9


2. Nhập thiết kế và dữ liệu kỹ thuật


 Ràng buộc các đường đầu ra
 Thuộc tính môi trường

Tổng hợp OpenMSP430 trên Design Compiler

12


Ràng buộc các đường nối thanh ghi với thanh ghi

1.
2.
3.
4.

Chu kì clock (clock period)
Thời gian đồng hồ không chính xác (clock uncertainty)
Độ trễ đồng hồ (Clock latency)
Thời gian đồng hồ quá độ (Clock Transition)

Tổng hợp OpenMSP430 trên Design Compiler

13


Ràng buộc các đường nối thanh ghi với thanh ghi- Fundamental of
Timing

Tổng hợp OpenMSP430 trên Design Compiler


18


Clock uncertainty


Clock uncertainty: độ trễ, sai khác lớn nhất giữa các nhánh trong mạng
xung đồng hồ, trong đó clock skew chiếm đa số, ngoài ra còn hiệu ứng
xung đồng hồ rung và rìa.



Set_clock_uncertainty –setup 0.14 [get_clocks CLK]

Tổng hợp OpenMSP430 trên Design Compiler

19


Clock latency


Clock latency: chênh lệch giữa nguồn xung đồng hồ với mạng xung đồng hồ,
bằng tổng thời gian lệch giữa xung đồng hồ gốc đến nguồn xung và qua mạng
xung.




Set_clock_latency –source – max 3 [get_clocks CLK]

Ràng buộc với các đường đầu ra

 Thời gian muộn nhất dữ liệu đến chân tín hiệu ra của thiết kế, thời gian trễ do người thiết kế khối sau đó tính
toán.

 Set_output_path –max 0.8 –clock Clk[get_ports B]

Tổng hợp OpenMSP430 trên Design Compiler

23


Thuộc tính môi trường

 Hiệu ứng tụ điện kí sinh đầu ra: set_load [expr 30.0/1000] [get_ports B]
 Hiệu ứng của thời gian quá độ đầu ra: set_input_transition 0.12 [get_ports A]
 Hiệu ứng PVT: biến thiên xử lý, điện áp cung cấp, nhiệt độ hoạt động

Tổng hợp OpenMSP430 trên Design Compiler

24


Constraint mạch tổ hợp

 Sử dụng virtual clock.
 Virtual clock: clock không được nối vào bất cứ chân nào trong thiết kế và không tồn tại thực tế trong thiết kế.

Tổng hợp OpenMSP430 trên Design Compiler