Thiết kế mạch tổ hợp
Nguyễn Quốc Cường – 3i
Combinational logic design 2
Nội dung
• Một số quy ñịnh khi viết tài liệu
• Biểu ñồ thời gian của các mạch
• Các PLD tổ hợp
• Các mạch mã hóa
• Các mạch giải mã
• Multiplexer
• So sánh
• Các mạch số học
Combinational logic design 3
Tài liệu tham khảo
• Digital Design: Principles & Practices – John F
Wakerly – Printice Hall
Combinational logic design 4
Một số quy ñịnh khi viết tài liệu
• Sơ ñồ khối
• Ký hiệu các gate
• Mức tích cực cho các chân
Combinational logic design 5
Sơ ñồ khối
• Thể hiện các khối chức năng chính của hệ
thống
• Không quá chi tiết
• Cố gắng thể hiện trong một trang
Combinational logic design 6
Combinational logic design 7
Combinational logic design 8
Ký hiệu các gate

ấ
p
– N
ế
u không có ha
ụ
a t
ố
_L thì hi
ể
u là tích c
ự
c
ở
m
ứ
c
cao
Combinational logic design 13
Biểu ñồ thời gian
• Biễu diễn hoạt ñộng của các tín hiệu là hàm của
thời gian
• Sử dụng các mũi tên ñể chỉ quan hệ “nhân-quả”
của các tín hiệu trong mạch
Combinational logic design 14
Combinational logic design 15
Mạch logic tổ hợp PLD
• PLD: Programmable Logic Device
• Loại PLD ñầu tiên ñược gọi là PLA
(Programmable Logic Arrays):

• input nối với một buffer ñể tạo ra:
– chính tín hi
ệ
u input (buffer)
– bù c
ủ
a input (inverter)
• Các dây tín hiệu ñước nối sẵn trong mạch
• X : dùng ñể ký hiệu nơi có thể thiết lập các kết
nối hay không thông qua các cột chì
• Các input của tầng AND khi ñể hở (không nối
với buffer) sẽ ñược thiết lập là HIGH
• Các input của tầng OR khi ñể hở (không nối với
output của tầng AND) sẽ ñược thiết lập là LOW
Combinational logic design 18
Cách thể hiện khác của PALs
Combinational logic design 19
ðể thực hiện các hàm logic
Combinational logic design 20
ðể thực hiện các output là hằng số
Combinational logic design 21
• ðể output = const = 0 nên sử dụng phương
pháp O2 hơn là O3:
– Khi t
ấ
t c
ả
input thay
ñổ
i

t, 32 x 64 = 2048 c
ộ
t chì
– M
ỗ
i AND gate có 32 input
ứ
ng v
ớ
i 16 bi
ế
n và ph
ầ
n bù
c
ủ
a các bi
ế
n

PAL 16L8
– 8 AND gate liên k
ế
t v
ớ
i m
ộ
t pin:
• 7 AND gate ñược nối với 7 input của một cổng OR
• AND thứ 8 ñược nối với output-enable gate, nếu AND = 1 thì

ỉ
m
ộ
t output c
ủ
a buffer là pull-low thì c
ả
c
ộ
t
ñ
ó s
ẽ
có m
ứ
c LOW
– Các c
ộ
t n
ố
i v
ớ
i m
ộ
t m
ạ
ch
ñả
o


ñặ
t hàng v
ớ
i nhà s
ả
n xu
ấ
t IC
– h
ợ
p v
ớ
i các
ứ
ng d
ụ
ng có s
ố
l
ượ
ng s
ả
n ph
ẩ
m l
ớ
n
• ðể linh hoạt hơn  sử dụng EPLD (Erasable
Programmable Logic Device)
Combinational logic design 30

connected
disconnected
Combinational logic design 32
• ðể xóa trạng thái “disconnected”:
– Thi
ế
t l
ậ
p
ñ
i
ệ
n áp trên nonfloating gate
ñ
i
ệ
n áp cao và
ng
ượ
c d
ấ
u
 ñ
i
ệ
n tích trên floating gate s
ẽ
phóng
Combinational logic design 33
Các bộ giải mã (decoder)

ng nhi
ề
u:
• Mỗi tổ hợp input sẽ ứng với một bit trong m bit output
Combinational logic design 34
• Chân EN (Enable):
– Tích c
ự
c: các t
ừ
mã input s
ẽ ñượ
c ánh x
ạ ñế
n các t
ừ
mã output
– Không tích c
ự
c: t
ấ
t c
ả
các t
ừ
mã input
ñề
u
ñượ
c gán

ể
n th
ị
7 thanh
Combinational logic design 43
74x49
Combinational logic design 44
Combinational logic design 45
Bộ mã hóa (encoder)
• Mã hóa: biến ñổi mã ở input sang một mã khác
ở output:
– n input

2
n
mã t
ổ
h
ợ
p, m output

2
m
mã t
ổ
h
ợ
p
– Th
ườ