HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG

Nguyễn Vũ Quang

THIẾT KẾ BỘ ĐIỀU CHẾ - GIẢI ĐIỀU CHẾ QPSK
TRÊN FPGA Chuyên nghành: Kỹ thuật điện tử
Mã số: 60.52.70 TÓM TẮT LUẬN VĂN THẠC SỸ HÀ NỘI – 2013 Luận văn được hoàn thành tại:
HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG

Người hướng dẫn khoa học: TS. NGUYỄN NGỌC MINH

Phản biện 1: PGS. TS. ĐÀO TUẤN


dùng lại, có phần mềm hỗ trợ mô phỏng trước khi thực hiện
trên phần cứng. Đó là những lợi ích mà phương pháp thiết kế
mới mang lại.
Một vấn đề quan trọng trong thiết bị thông tin vô tuyến
dựa trên công nghệ xử lý tín hiệu số đó là các phương thức điều
chế, giải điều chế tín hiệu cùng với các giải pháp, thuật toán
thực hiện. Với ưu điểm vượt trội của công nghệ FPGA và ngôn
ngữ mô tả phần cứng (VHDL), tôi đã chọn đề tài luận văn là:
“Thiết kế bộ điều chế - giải điều chế QPSK trên FPGA”.
2. Mục đích nghiên cứu
Mục đích của đề tài là nghiên cứu kỹ thuật điều chế và
giải điều chế tín hiệu, ứng dụng thuật toán xử lý tín hiệu số thiết
kế bộ điều chế tín hiệu QPSK và bộ giải điều chế QPSK trên
công nghệ chíp trắng lập trình được (FPGA) sử dụng ngôn ngữ
mô tả phần cứng (VHDL).
Luận văn được chia làm 3 chương:
Chương 1 Tổng quan
Trình bày tổng quan, ngắn gọn về lý thuyết điều chế giải
điều chế tín hiệu, các loại điều chế cơ bản. Nghiên cứu kỹ thuật
điều chế và giải điều chế QPSK, kỹ thuật tổng hợp tần số trực
2
tiếp DDS và thuật toán CORDIC để thiết kế bộ tổng hợp số trực
tiếp DDS.
Chương 2 Thiết kế và thực hiện bộ điều chế và giải điều chế
QPSK trên FPGA
Ứng dụng thuật toán Cordic trong thiết kế bộ tổng hợp
tần số trực tiếp DDS trên FPGA, thực hiện thiết kế bộ điều chế,
giải điều chế QPSK trên FPGA, các mô đun trong thiết kế được
lập trình bằng ngôn ngữ mô tả phần cứng VHDL. Các kết quả
thiết kế được mô phỏng trên phần mềm ModelSim và thử

một giá trị không đổi khác 0 trong suốt thời gian tồn tại của một
bit (T
bit
). Ngược lại là một tín hiệu RZ (trở về 0), đó là tín hiệu
chỉ có giá trị khác 0 trong một phần của T
bit
, ví dụ T
bit
/2 và quay
về 0 trong thời gian còn lại. Tín hiệu có thể là đơn cực hoặc
lưỡng cực. Nếu đơn cực, một trong hai kí hiệu logic được mô tả
bởi một điện áp hữu hạn (dương hoặc âm) còn trạng thái kia
bằng 0V. Các tín hiệu lưỡng cực biểu diễn hai kí hiệu logic
bằng các điện áp có chiều phân cực ngược nhau.
1.1.3 Mô tả tín hiệu RF
Biểu thức:
( ) 2 / . ( ).cos[2 ( )]
bit bit c
s t E T a t f t t


(1.3)
4
biểu diễn tín hiệu RF như một hàm thực, trong đó E
bit
là năng
lượng được truyền trên mỗi bit. Vì vậy biểu thức
2/
bit bit
ET

Qc
s t A t t f t



với
( ) ( ).cos[2 ( )] ( ) ( )
c I Q
s t A t f t t s t s t

   Việc mô tả tín hiệu vô tuyến chưa điều chế theo kiểu I và Q làm
cho việc nghiên cứu hoạt động của bộ điều chế dễ dàng hơn.
Biên độ của các thành phần I/Q đã được điều chế là các
hàm của thời gian kể cả khi A(t) = A = const hay a(t) = 1, nói
cách khác kể cả khi tín hiệu RF có đường bao không đổi. Chúng
còn có thể được xem như các tín hiệu RF được điều chế biên độ
hai băng biên với sóng mang bị nén. Các tín hiệu dùng để điều
chế là các hàm của
cos[ ( )]t

và
sin[ ( )]t


.
5
1.2. Các kỹ thuật điều chế, giải điều chế cơ bản

S
m




2sin1
2
cos
2
2cos1
2
cos
2















ta thấy rằng QPSK là trường hợp riêng của điều chế M-PSK với

Trong một vài ứng dụng để cải tiến các hệ thống thông
tin máy phát không gửi tín hiệu lái (pilot), và tại máy thu sẽ
trích tín hiệu sóng mang từ tín hiệu thu được. Các phương thức
thường được sử dụng nhất là: M
th
power loop và Costas loop.
M
th
power loop [1] có nhược điểm lớn là khó thực hiện
với hệ thống yêu cầu tần số lớn. Cho nên, phương pháp sử dụng
trực tiếp sóng mang của costas loop có ứng dụng rộng rãi hơn
trong thực tế.
Costas loop [7] là một dạng vòng lặp kín và tự động bám
theo hệ thống, nó có thể được dùng để bám theo pha tín hiệu
đầu vào. Phase-Locked-Loop (PLL) có ứng dụng rộng rãi vì khả
7
năng bám rất tốt của nó trong dải hẹp, đặc điểm này có ý nghĩa
rất lớn trong việc thiết kế điện tử.
* Khôi phục sóng mang bằng vòng lặp Costas (Costas loop):
Một kiểu khôi phục sóng mang phổ biến là vòng lặp
Costas. Vòng lặp Costas khôi phục sóng mang cho QPSK như
trong Hình 1.7.
LPF
LPF
VCO

Limiter







tf
c
2cos2









tf
c
2sin2
       

cossin tQtI 
   

sincos tQtI
   

sincos tQtI

1.3.3 Tổng hợp tần số trực tiếp DDS
Sơ đồ khối tổng quát của một bộ tổ hợp tần số theo
phương pháp DDS, hay còn gọi là bộ tổng hợp số trực tiếp
(DDS - Direct Digital Synthesizer) như (Hình 1.8).

+
Tích luỹ pha
clk
clk
Từ điều
khiển tần số
Bảng
Lookup
sin/cosin
sin
cos
+
Từ điều
khiển pha

Hình 1.8. Sơ đồ khối NCO cơ bản
NCO tạo ra dạng sóng mang hình Sine hay Cosine bằng
cách tích luỹ pha tại một tốc độ nhất định và sau đó sử dụng giá
trị pha này làm địa chỉ cho bảng ROM chứa các giá trị biên độ
hình Sine. Vì thế về bản chất NCO là sự lấy mẫu dạng sóng
Sine tại sườn dương hoặc sườn âm của clock chuẩn.
1.3.4. Thuật toán CORDIC
CORDIC được đưa ra lần đầu tiên vào năm 1959 bởi
Jack E.Volder, đây là một thuật toán đơn giản và hiệu quả để
tính toán các hàm toán học và các hàm lượng giác. Một trong

10
vào phần cứng thì sự tối ưu của bộ giải điều chế sẽ giảm đi, từ
đó ảnh hưởng đến độ nhạy của máy thu.
Việc lựa chọn phần cứng nào cho việc thực hiện thiết kế
còn một phần được quyết định bởi môi trường phát triển phần
mềm hỗ trợ trên nó, từ cách thức lập trình, ngôn ngữ, thư viện,
các hệ thống công cụ hỗ trợ đi kèm. Môi trường phát triển phần
mềm này sẽ cho phép tận dụng được nhiều trí tuệ hơn, không
những nâng cao chất lượng mà còn rút ngắn thời gian đưa sản
phẩm ra thị trường. Nó còn là khâu quyết định nâng cao mở
rộng khả năng của máy vô tuyến.
Xilinx ISE (Integrated Software Environment) là một bộ
phần mềm thiết kế của Xilinx , cho phép ta thực hiện các hệ
thống nhúng của Xilinx từ khâu thiết kế ban đầu (thông qua
VHDL, Verilog HDL, ABEL hoặc là vẽ Schematic) cho đến
khâu cuối cùng là nạp thiết kế của mình lên FPGA. Xilinx ISE
còn hỗ trợ mô phỏng các file HDL để kiểm tra xem hệ thống có
hoạt động đúng như yêu cầu cần thiết kế hay không. Ngoài ra,
Xilinx ISE còn có thể kết hợp với phần mềm ModelSim của
hãng Mentor Graphic hoặc phần mềm System Generator của
Xilinx để thực thi những tác vụ mô phỏng viết bằng ngôn ngữ
VHDL.
Tóm lại, luận văn sử dụng ngôn ngữ mô tả phần cứng
VHDL và công cụ thiết kế ISE của hãng Xilinx để thiết kế bộ
điều chế QPSK và giải điều chế QPSK trên công nghệ FPGA.
11
2.2. Ứng dụng thuật toán CORDIC thiết kế và mô
phỏng NCO
2.2.1. Nguyên lý và sơ đồ khối
Bé tÝch luü pha

2.3. Thực hiện và mô phỏng bộ điều chế QPSK
2.3.1. Nguyên lý và sơ đồ khối bộ điều chế QPSK
Sơ đồ khối thiết kế được minh họa trên Hình 2.12.
S/P
Bộ lọc RRC g(t)
Bộ lọc RRC g(t)
DDS
Tín hiệu đã điều chế
QPSK (12 bit)
Cosine()
12 bit
Sine()
12 bit
Chuỗi dữ liệu vào
I
Q
I.g(t)
12 bit
Q.g(t)
12 bit
Hình 2.12. Điều chế QPSK số
13
2.3.2. Tăng tốc độ lấy mẫu tín hiệu
S/P
Bộ lọc RRC g(t)
Bộ lọc RRC g(t)
Dữ liệu vào
2. 048 Mbps
I
1. 024 Mbps

Parallel
Converter
Differential
Coder
Map Symbol
RRC Filter
Interpolation
8 time
CIC Filter
Interpolation
8 time
Mixer
NCO
Data
prbs
Cosine
Sine
QPSK
Signal
Clk1024 Khz
Cllk2048 Khz
Clk8x1024 Khz
Clk2.048 Mhz
DUC
Hình 2.18. Sơ đồ khối bộ điều chế QPSK trên FPGA
Chuỗi dữ liệu nối tiếp tốc độ 2.048 MHz được biến đổi
thành dữ liệu song song I và Q tốc độ 1.024 Msps, mã hóa Vi
sai , dữ liệu đã được mã hóa vi sai được đưa vào khối ánh xạ
symbol để chuyển đổi cực tính dữ liệu và ánh xạ các symbol lên
14

được đưa vào bộ lọc RRC và sau đó dữ liệu đã được lọc RRC
được tăng mẫu lên 8 lần bằng bộ lọc CIC.

Dữ liệu IQ
Sóng mang
điều chế IF
Tín hiệu
QPSK
Tín hiệu QPSK
Hình 2.21 Tín hiệu QPSK tại tần số trung tần IF = 8.192 MHz.
16

2.4. Thực hiện và mô phỏng bộ giải điều chế QPSK
2.4.1. Nguyên lý và Sơ đồ khối giải điều chế QPSK
Mul Complex
slicer
slicer
NCO filter Loop
Adder
Matched
Filter
DPLL
Differential
decoder
Parallel to
Serial
Converter
DDC
NCO
QPSK signal

Hình 2.33 Mô phỏng khôi phục sóng mang
Sóng mang phát
Sóng mang khôi phục
Symbol phát
Symbol khôi phục
Hình 2.34 Mô phỏng sóng mang và dữ liệu chưa được khôi phục
18
Sóng mang phát
Sóng mang khôi phục
Symbol phát
Symbol khôi phục
Hình 2.35 Mô phỏng sóng mang và dữ liệu đã được khôi phục
Symbol khôi phục
Symbol khôi phục sau bộ lọc
Matched
Dữ liệu khôi phục
Clock khôi phục
Phát hiện sườn
Hình 2.44 Mô phỏng khối khôi phục định thời

19
Chương 3 - KẾT QUẢ VÀ NHẬN XÉT
3.1. Sơ đồ khối và thiết kế phần cứng
3.1.1. Sơ đồ khối phần cứng thử nghiệm
Biến áp
luồng
E1
IC Giao tiếp
luồng E1
(DS21348T)

nhận luồng dữ liệu E1 phát luồng bit ngẫu nhiên từ máy đo
luồng E1. Luồng bit tốc độ 2,048kbps được điều chế và đưa ra
đầu ra trung tần 8,192 MHz. Trên đầu nối của tuyến phát và đầu
vào tuyến thu được đấu vòng. Tuyến thu lấy mẫu trung tần, hạ
tần và giải điều chế tín hiệu. Đầu ra của tuyến thu là tín hiệu
luồng E1 được đưa về máy đo kiểm tra luồng E1, nếu luồng dữ
21
liệu đưa về giống luồng bit máy đo đã phát đi thì máy đo báo
thu tốt.
Máy đo
luồng E1
Tuyến phát
Tuyến thu
Tín hiệu trung
tần 8MHz đấu
vòng từ phát
sang thu

Hình 3.6 Mô hình thử nghiệm bảng mạch thu phát QPSK

Hình 3.7 Thực hành đánh giá bảng mạch thu tín hiệu QPSK
Trên Hình 3.7 chúng ta thấy thiết bị đo luồng E1 đã báo
luồng dữ liệu thu về đúng như luồng dữ liệu phát đi. Như vậy
bảng mạch sau khi lắp ráp đồng chỉnh đã hoạt động đúng theo
thiết kế.
22
3.2.2 Máy hiện sóng tín hiệu đầu ra điều chế

Hình 3.8 Dạng sóng tín hiệu đã điều chế QPSK
Tín hiệu sau khi điều chế số được đưa qua bộ biến đổi