Tính toán mạch điện tử
1LỜI NÓI ĐẦU
Với những ưu điểm hơn hẳn của tín hiệu số so với tín hiệu tương tự như khả
năng chống sai số(lỗi), sửa sai số hiệu quả, khả năng tích hợp lớn của các thiết bị
nên xu hướng số hoá ngày càng phát triển mạnh mẽ.
Ngày này trong các mạng viễn thông đang tồn tại song song cả hai hệ thống
tương tự và hệ
thống số, do đó cần phải có quá trình biến đổi tín hiệu tương tự sang
số và ngược lại số – tương tự. Các quá trình đó được thực hiện bởi các bộ biến đổi
tương tự – số(ADC Analog to Digital Converter) và bộ biến đổi số – tương
tự(DAC Digital to Analog Converter).
Bài tiểu luận này trình bày ngắn gọn các bộ biến đổi tín hiệu tương tự sang
số, và một số loại sai số
thường xảy ra trong quá trình biến đổi đó cùng với phương
pháp kiểm tra. 1. Giới thiệu.
Các bộ biến đổi tương tự- số, thường nó tới là A/D (ADC) có vai trò ngày

⎜
⎜
⎝
⎛
=
n
ref
in
V
V
rndD 2
(1)
Trong đó V
in
là trị số tương tự ( ở đây giả định cho phép dải từ 0 đến V
ref
),
D là từ ở đâu ra dữ liệu, và n là độ phân giải của bộ biến đổi ( số các bít trong D).
Hàm “rnd” đại diện cho sự làm tròn của các từ trong dấu ngoặc đối với giá trị
nguyên gần nhất.
Một cách điển hình, điện áp thám chiếu được sinh ra bên trong bởi bộ biến
đổi có tính cách thương mại. Trong các trường hợp nó được bên ngoài cung cấp.
Còn trường hợp khác điện áp tham chiếu cần phả
i đạt tới dải đâu vào trong phạm
vi đây đủ của bộ biến đổi.
2. Bộ biến đổi tương tự – số tích phân (Integrating Analog-to-Digital
Converters).
Bộ biến đổi ADC tích hợp được dùng khi yêu cầu độ phân giải rất cao tại
tốc độ lấy mẫu tương đối thấp. Nó làm chức năng bằng cách tích hợp (lấy trung
bình) tín hiệu đầu vào qua chu kỳ thời gian được chọn và vì thế thường sử dụng Hình 1
. Sơ đồ khối ADC hai sườn dốc đơn giản.

Hình 2.
Dạng sóng ADC hai sườn dốc điển hình.
Trong khi đó V
p
là giá trị đỉnh đạt tại đầu ra bộ tích phân trong thời gian
sườn dốc lên, T
up
được biết là thời gian tích hợp sườn dốc lên, V
in
là tín hiệu đầu
vào, R và C là giá trị thành phần của bộ tích phân.
Tương tự sườn dốcxuống có thể trình bảy bởi:

RC
VT
V
refdn

được dùng cho cả sườn dốc lên và xuống. Tương tự, nếu thời gian T
up
và T
dn
được
xác định bởi chu kỳ đếm của đồng hồ đơn, chu kỳ chính xác của đồng hồ đó sẽ
V
out

V
p
V
in
tích phân V
ref
tích phân thời gian

T
up

T
dn

V

và N
dn
là số chu kỳ đồng hồ yêu cầu để biến đổi đầu ra bộ tích phân thành 0.
Các nguồn sai số điện thế.

Rõ ràng từ biểu thức (5) thấy rằng N
dn
, đầu ra bằng số của ADC, chỉ phụ
thuộc vào đầu vào, giá trị tham chiếu, và giá trị không biết trước N
np,
, sai số trong
V
ref
sẽ ảnh hưởng tới độ chính xác hệ số khuếch đại của ADC, nhưng đó là
ẩn(implicit) trong những bộ biến đổi.
Sai số bù có thể xuất hiện nếu điện áp tại điểm bắt đầu của sườn dốclên khác
với điện áp tại điểm cuối của sườn dốcxuống. Nếu bộ so sánh đơn trên đầu ra của
bộ
tích phân được dùng để xác định thời gian đảo (crossing) 0 trong cả hai đường
dốc, sự bù của nó sẽ không quan trọng. Dù thế nào thì sai số bù có thể xẩy ra vì
vai trò loại trừ (charge infection) từ công tắc để chọn đầu vào và tham chiếu. Trong
ứng dụng vôn mét có độ chính xác rất cao, sự bù này thường được bù bởi chu trình
tự trở về không (auto-zero cycle).
Tính tuyến tính của bộ biến đổi có thể bị ảnh hưởng bởi hiệu ứng nhớ
(memory) trong tụ điện của bộ so sánh. Đây là do hiện tượng gọi là hấp thụ điện
môi, mà điện tích (charge) được hấp thụ một cách hiệu dụng bởi điện môi tụ trong
khoảng thời gian lộ sáng(exposure) dài tới một điện áp và sau đó quay tới phiến tụ
khi mà điện áp khác được sử dụng. Cách lựa chọn vất liệu điện môi có hấp thụ
rất
thấp dùng để tối thiểu hiệu ứng này.

NN
N −=
max
(6)
Để cải thiện độ phân giải, N
max
phải được tăng lên. Việc đó có thể làm được
bằng cách tăng N
up
, có giá trị hiệu ứng thời gian tăng tuyến tính yêu cầu cho cả hai
sườn dốclên và xuống. Hoặc V
ref
phải giảm, do đó thời gian sườn dốc lên là hằng
số thời gain sườn dốc xuống tăng tuyến tính. Mặt khác, độ phân giải tăng yêu cầu
sự tăng tuyến tính trong số chu kỳ đồng hồ của sự biến đổi. Giả sử giới hạn thực
Tính toán mạch điện tử
5
tiễn ở chu kỳ đồng hồ tối thiểu, độ phân giải tăng tại mức tốn kém trực tiếp của
thời gian biến đổi. Vấn đề này có ý nghĩa quan trọng có thể được làm dịu bớt bằng
cách sử dụng cấu trúc đa sườn dốc.
2.2. Cấu trúc đa sườn dốc (Multislope Architecture).

Sơ đồ khối của ADC nhiều sườn dốcđiển hình cho trong hình(3). Nó khác
biệt từ phương pháp hai sườn dốc mà có các điện trở tích hợp lên và xuống riêng
biệt, và hơn nữa có giá trị bội số cho các điện trở tích hợp sườn dốc xuống.
Sử dụng các điện trở khác nhau cho phần chia sườn dốc lên và xuống giới
thiệu khả năng của sai số do sự

phải chọn dòng sườn dốc xuống ngược dấu. Một lần nữa độ quá mức tỷ lệ với đầu
vào nhưng bây giờ sẽ
có biên độ thấp hơn 10 lần vì sườn dốc thấp hơn. Số đếm
(counts) tích luỹ trong pha của sườn dốcxuống này được chấp nhận 10 lần thấp
hơn.
Một lượng không xác định của sườn dốc xuống này có thể được ứng dụng
liên tiếp, mỗi một ứng dụng này thêm (trong ví dụng này) một chục đối với độ
phân giải nhưng tạo số phầ
n trăm rất nhỏ đối với toàn bộ thời gian biến đổi.
Phương pháp đa sườn dốc(Multislope) có thể được thực hiện với một chục bước V
out

R
up

R
dn


ref

C
Tính toán mạch điện tử
6
trong dộ dốc xuống đã trình bảy ở đây, hoặc với các tỷ số khác. Cho dù tăng thêm
trong độ phân giải có thể nhận được bằng cách ứng dụng chu kỳ lên của đa sườn
dốc(multislope), mà trong đó cả đầu vào và dòng tham chiếu dịch chuyển được
ứng dụng. Tóm lại phương pháp đa sườn dốc làm cải thiện một cách ấn tượng
trong sự cân đối tốc độ độ
phân giải so với cấu trúc hai sườn dốc bình thường, với
mức tốn kém của sự phức tạp và cần thiết cho điện trở được thích ứng tốt.

Hình 4.
Dạng sóng ADC đa sườn dốc điển hình.
3. Bộ biến đổi tương tự–số song song (Parallel Analog-To-Digital
Converters).
ADC song song được dùng trong ứng dụng nơi mà cần thiết phải có độ rộng
băng và tốc độ lấy mẫu rất cao, cùng với độ phân giải trung bình có thể chấp nhận
được. Một ứng dụng điển hình là Ôxylô số thời gian thực(real-time), mà có thể thu
thập tất cả các thông tin của tín hiệu trong trường hợp đơn. ADC cũng được dùng

7
dung đồng hồ, và phạm vi vật lý của mảng bộ so sánh trên mạch tích hợp là quan
trọng khi một cách điển hình bộ biến đổi tức thời lấy mẫu nhanh sự biến đổi tín
hiệu đầu vào. Nếu tất cả bộ so sánh không lấy mẫu đầu vào tại cùng một chỗ trên
dạng sóng thì lõi có thể xảy ra. Hơn nữa, sự trễ do truyền lan của tín hiệu tới các bộ
so sánh gây khó khăn s
ự thích ứng như kích cỡ mảng tăng. Đây là một lý do mà bộ
biến đổi tức thời thường dùng phép nhân logic với mạch giữ và lấy mẫu, khi lấy
mẫu đầu vào một cách lý tưởng cung cấp tín hiệu không thay đổi được tới tất cả bộ
so sánh tại thời gian của sự đồng bộ.
Sự thay đổi của cấu trúc tức thời có thể được dùng để làm giảm
tốn kém của
độ phân giải cao hơn. Các kỹ thuật này, gồm có mã hoá tương tự, sự gấp (folding),
và nội suy có thể giảm bớt điện dung đầu vào và kích cỡ mảng bộ so sánh một cách
đáng kể.

ref
V
in

Đồng hồ
Dữ liệu ra
Bộ so sánh
Mã nhiệt kế
Mã 1 of N
Tính toán mạch điện tử
8
ứng dụng đơn khối, sự tách biệt về vất lý của bộ so sánh có thể đủ lớn để gây khó
khăn này cho đầu vào tần só rất cao. Đối với sóng hình sin 1 GHz tại sự giao nhau
0, tốc độ thay đổi cao 10 ps.
Tín hiệu thay đổi 3% toàn bộ thang độ. Để số hoá tín hiệu này một cách
chính xác, tất cả bộ so sánh phải được điều khiển bởi cùng một điểm trên tín hiệu
khi đồng hồ xu
ất hiện. Nếu có sự không thích ứng trong khoảng trễ trong đồng hồ
hoặc sự phân bố tín hiệu tới bộ so sánh chỉ trong 10 ps, sẽ có sự khác nhau 3% giá
trị tín hiệu nhận biết được bởi bộ sa sánh khác nhau. Kết quả đạt tại đầu ra bộ so
sánh, sau khi giải thích bởi bộ mã hoá bám theo, cho kết qủa sai số mã đầu ra lớn.
Cả hai sai số này có chiều hướng xấu như độ phân giải bộ biế
n đổi tăng, khi
điện dung đầu vào và kích cỡ mảng bộ so sánh cả hai đều lớn lên. Nó có thể hạn
chế độ phân giải có thể nhận được thực tế trước khi năng lượng và sự ràng buộc
phức tạp tham dự vào. Một cách điển hình các mạch lấy mẫu và mạch giữ được
dùng với ADC song song để loại trừ vấn đề này.


0
1 0

0

0 0
0
1

việc thiết kế chuyển mạch sử dụng trong mạch giữ và lấy mẫu. Hình 7:
Mạch giữ và lấy mẫu điều khiển ADC song song. X1
Amp


D3 D4
D6
D5
Vào
Ra
Tính toán mạch điện tử
10

Hình 8:
Mạch cầu Diode để dùng làm chuyển mạch lấy mẫu.
Tranzito MOS có thể được dùng trực tiếp làm các chuyển mạch lấy mẫu, và
các sự cải thiện trong tốc độ tranzito dẫn tới chỉ tiêu chất lượng giữ và lấy mẫu tốt
hơn.
Cấu hình khác của bộ lấy mẫu có chỉ tiêu chất lượng cao thường được dùng
là cầu diode, cho trong hình (8). Với dòng điện chảy trên hướng đã cho, chuy
ển
mạch bật lên. Tín hiệu đầu vào được nối tới tụ giữ qua diode dẫn điện D1 đến D4.
Diode D5 và D6 tắt. Để tắt chyuển mạch, dòng điện phải ngược lại. Bây giờ diode
D5 và D6 dẫn điện, và các diode còn lại bị tắt. Tín hiệu đầu vào không phụ thuộc
vào tụ giữ bởi chuỗi OFF của các diode D1 đến D4 và diode phân dòng ON D5 và
D6.
Bộ lấy mẫu dùng cầu diode thường được xây dự
ng từ diode Shottky mà nó
tận dụng phụ tải không lưu trữ. Chúng có thể bị tắt nhanh chóng, tạo ra méo khẩu
độ. Mạch giữ và lấy mẫu có chỉ tiêu chất lượng rất cao đã được xây dựng bằng
cách dùng phương pháp này.

một hệ thống ADC ghép xen bốn lối (four-way). Đối với tín hiệu đầu vào 1 GHz,
sai số do pha đồng hồ 10 ps đạt kết quả sai số 3% trong giá trị lấy mẫu được lấy.
Tính toán mạch điện tử
11
Đây là kết quả trực tiếp của tốc độ nhảy dòng tín hiệu được số hoá. Đồng hồ không
định pha trong hệ thống ADC ghép xen có thể sản ra thành phần tần số giả mạo và
thay đổi dạng(in shape) hoặc định thời trong dạng sóng được xây lại. Mạch giữ và
lấy mẫu hạng hai (two-rank) lấy mẫu đầu vào với duy nhất một bộ lấy mẫu cần
thiết có thể lo
ại trừ vấn đề này. Thủ tục lấy chuẩn mà điều chỉnh pha đồng hồ cũng
có thể giúp để giảm ảnh hưởng này.
Ảnh hưởng do sự không thích ứng độ rộng băng tương tự với ảnh hưởng do
sự khong thích ứng định thời. Sự lấy chuẩn để giảm ảnh hưởng này là rất khó, dù
thế nào thì sự điều chỉnh yêu cầu c
ủa đáp ứng tần số mạch tương tự chỉ là hơn điều
chỉnh độ trễ của một tín hiệu số.

Hình 9
: Ảnh hưởng sai số định thời trong hệ thống ADC ghép xen .
4. Bộ biến đổi tương tư-số đa bước(Multistept Analog-To-Digital
Convertors).

Thời gian lấy mẫu mong
muốn
Tính toán mạch điện tử
12
biến đổi song song phải được yêu cầu 4096 bộ so sánh. Bộ biến đổi hai bước cung
cấp năng lượng thấp hơn, sự phức tạp và điện dùng đầu vào hơn bộ biến đổi song
song trong cùng một tốc độ.
Giá phải trả là sự cộng thêm của mạch giữ và lấy mẫu của ADC. Mạch giữ
và lấy mẫu cần có để thu thập lấy mẫu đầu vào và gi
ữ nó không thay đổi qua thao
tác tuần tự của hai bộ biến đổi song song và DAC. DAC phải thật chính xác đối với
độ phân giải đầu ra mong muốn của bộ biến đổi (12 bít như trong ví dụ trên).
4.2 Bộ biến đổi tương tự-số nhanh (Ripple-through Analog to Digital
Converters).
Cấu trúc hai bước tạo ra sự giảm quan trọng số bộ so sánh so với cấu trúc
song song. Dù thế nào, 128 bộ so sánh vẫn được yêu cầu trong ví dụ 12 bít hình
(10). Hơn nữa sự giảm có thể thực hiện được được bằng cách sử dụng nhiều tầng
hơn nữa trong quá trình biến đổi, với vài bít trong mỗi tầng và tương đương với
khuếch đại thấp hơn trong bộ khuếch đạ
i phần còn lại (residue amplifier). Một bộ
biến đổi ba tầng tách ra bốn bít trong một tầng sẽ cần 48 bộ so sánh. Bộ biến đổi
loại này (với hơn hai tầng ADC nhưng chỉ với duy nhất mạch giữ và lấy mẫu)
thường được gọi là bộ biến đổi nhanh. Một bít trong một cấu trúc nhanh tầng cho
trong hình 11. Mỗi một tầng gồm một bộ so sánh đơn, một bít ADC, một bộ tr
ừ, và
một bộ khuếch đại với hệ số khuếch đại hai. Trong mỗi một tầng, một bít được
tách ra và một phần còn lại đi tới tầng tiếp theo. Bộ so sánh của mỗi tầng được lấy

12b dữ liệu
S/H DA
C
X64
12 bít accurate
Vào
Tính toán mạch điện tử
13

Hình 11:
Sơ đồ khối của bộ biến đổi nhanh 12 bít, một bít trong một tầng.
4.3 Bộ biến đổi tương tự- số đầu vào ra song song (Pinelined Analog-to-
Digital Converters).
Bộ biến đổi đầu vào ra song song tăng tốc độ kết hợp với bộ biến đổi đa
bước khác đồng thời thay vì thao tác tuần tự của bộ so sánh, DAC, và bộ khuếch
đại trong mạch điện. Có thể nhận được bằng cách đặt xen vào mạch giữ và lấy mẫu
giữa các tầng.
Hình 12 là một sơ đồ khối cho một bít trong một bộ biến đổi tầng. Nó t

3

Tầng
12
Vào

ADC
1 bít

Phần
còn lại
tương
tự vào
Phần
còn lại
tương tự
vào

Tới tầng
ti
ế
p
theo
X2
DAC
Dữ liệu ra

DAC
p
theo
X2
ADC
Dữ liệu ra

Tính toán mạch điện tử
14

Một trong những phương pháp đơn giản nhất để tạo ra điện áp so sánh là
dùng bộ biến đổi số-tương tự. Một DAC n bit có thể được dùng để tạo ra bất kỳ
một trong những đầu ra rời rạc 2
n
bằng cách dùng từ số thích hợp đầu vào. Cách
trực tiếp để xác định điện áp vào không biết trước(unknown) v
x
là phải so sánh nó
với từng đầu ra của DAC một cách tuàn tự. Sự kết nối đầu vào số của DAC tới một
bộ đếm nhị phân n bit cho phép sự so sánh với đầu vào không biết trước một cách
từ từ, được cho ở hình (13).
Bộ biến đổi A/D bắt đầu hoạt động khi xung làm cho flip-flop và bộ đếm đặt
tới điểm zero. Mỗi xung đồng hồ liền tiếp làm tăng bộ
đếm, đầu ra DAC giống như
cầu tháng trong thời gian biến đổi. Khi đầu ra của ADC vượt quá đầu vào không
biết trước, đầu ra của bộ so sánh thay đổi trạng thái, kích flip-flop, và ngăn không
cho các xung đồng hồ thêm nữa tới bộ đếm. Sự thay đổi trạng thái của đầu ra bộ so
sánh chỉ ra rằng quá trình biến đổi kết thúc. Tại thời điểm đó, nội dùng của bộ đếm

biết trước, yêu cầu từ trước. Cũng như vậy, ví dụ trong hình 13(b) cho trường hợp
đầu vào không thay đổi trong thời gian chu kỳ của sự biến
đổi. Nếu đầu vào thay
đổi, đầu ra nhị phân sẽ là sự đại diện chính xác của giá trị tín hiệu đầu vào tại hằng
số mà bộ so sánh không thay đổi trạng thái.
Ưu điểm của bộ biến đổi ADC đếm là nó yêu cầu số lượng phân cứng tối
thiểu và không quá đặt để vận hành. Nhược điểm lớn là liên quan tới tốc độ biến
đổi thấp đối với tố
c độ của bộ biến đổi D/A cho trước. Một bộ biến đổi n bit yêu
cầu chu kỳ đồng hồ 2
n
cho sự biến đổi dài nhất của nó. Fli
p
-flo
pDAC

(b)

Hình 13: (a) Sơ đồ khối của bộ biến đổi đếm.
(b) Sơ đồ khối định thời(timing).
6. Bộ biến đổi ADC xấp xỉ liên tiếp(Successive Approximation
ADC).

Khác với loại bậc thang, loại này chỉ biến đổi và so sánh n nhịp lối vào
ADC. Do vậy, thời gian biến đổi là cố định không phụ thuộc vào độ lớn của tín
hiệu cần biến đổi. Sơ đồ khối mô tả cấu trúc ADC xấp xỉ liên tiếp được trình bày
trên hinh (14a).
Chu trình biến đổi bắt đầu với xung Start qua bộ điều khiển logic (logic
programmer) đặt hai thanh ghi lưu trữ (Shift register và store register) có giá trị tới
nửa thang(100 00) ở nhịp mới. Tức là nó đặt cho bit nhiều ý nghĩa nhất MSB của
các thanh ghi bằng 1, các bit còn lại bằng 0, làm cho lối ra của DAC V

v

Bắt đầu biến đổi

T 2T 3T 4T 5T 6T 7T 8T
Kết thúc
b
i
ế
n đ
ổ
i
t
t
t
n-bit di
g
ital out
p
ut
Tính toán mạch điện tử
16
phát ra báo rằng một quá trình biến đổi đã xong. Lúc này mã số ở lối ra thanh ghi
lưu trữ (hay ở lối vào của bộ DAC) chính là tương ứng với thế cần biến đổi.

100

100

100

110

101

010

011

001
101

100

: (a)Sơ đồ khối của ADC xấp xỉ liên tiếp.
(b) Các chuỗi mã của ADC xấp xỉ liên tiếp 3 bít.
Tốc độ biến đổi nhanh có thể thực hiện được đối với ADC xấp xỉ liên tiếp.
Kỹ thuật biến đổi này rất phổ biến và được dùng trong rất nhiều trong bộ biến đổi 8
tới 16 bit. Nhân tố cơ bản hạn chế tốc độ ADC này là thời gian được yêu c
ầu cho
đầu ra bộ biến đổi D/A để ổn định giữa phân số một LSB của V
FS
và thời gian
được yêu cầu cho bộ so sánh để tương ứng với tín hiệu vào mà có thể khác nhau
bởi một lượng rất nhỏ

7. ADC kiểu bậc thang (kiểu servo).Trên hình 15 giới thiệu sơ đồ khối của bộ ADC kiểu bậc thang. Nguyên tắc
của nó như sau:
Chu trình biến đổi bắt đầu khi xung start xoá bộ đếm nhị phân n bit(n bit
counter). Vì rằng V
O
<V
I
nên lối ra bộ so sánh ở mực 1, cổng AND mở cho các
xung Clock vào bộ đếm. Số đếm tăng dẫn cho tới khi V
O
bắt đầu vượt quá V
I
, lối
ra của COMP sẽ trở về 0 và khoá cổng AND lại.
Mã số lối ra bộ đếm lúc này tương ứng với độ lớn thế Analog cần biến đổi.

Bộ so sánh
Đầu ra n bit số
Đồn
g
hồ
start(Reset)
V
O

V
R
Tính toán mạch điện tử
18
Hình 15:
Sơ đồ khối bộ biến đổi ADC kiểu bậc thang.

8. ADC bám sát (tracking).

Nếu giá trị V
I
chỉ biến đổi quanh một gía trị nào đó thì loại ADC này tỏ ra
tiện lợi hơn. Nguyên tắc của nó là dùng bộ đếm lên – xuống(up - down counter).
Mạch được thiết kế sao cho nếu V
O

khuếch đại.
Nếu một ADC có sai số bù thì sẽ có một dịch chuyển hệ thống trong giá trị
của điện áp ngưỡng T(k) từ giá trị bình thường. Có khả năng xác định được sai số
bù từ phép đo điện áp ngưỡng đơn tại điểm giữa của khoảng chuyển đổi. Nhưng
nếu phép
đo này có sai số tăng ích và sai số phi tuyến, thì thường xác định sai số
bù. Một phương pháp đo rất hay dùng là phương pháp bình phương nhỏ nhất để đặt
giá trị ngưỡng T(k) tới giá trị T(k) lý tưởng. giá trị bù cần thiết để có được sự thích
hợp tốt nhất của giá trị thực tế với gía trị lý tưởng là giá trị bù của sự chuyển đổi.

n bit DAC

n-bit Up/down
counter U/D

-

+
Bộ so sánh
Đầu ra n bit số
Đồn
g
hồ
V
in

V

−
=
(8)
Với k=2 tới 2
n
-1
Trong công thức trên đã bỏ qua sai số bù và sai số tăng ích và T(1)=0.
Tương tự, sai số phi tuyến vi phân theo LSB là:
Q
QkW
DNL
−
=
)(
(9)
Với k=1 tới 2
n
-2
Rõ ràng là INL và DNL có quan hệ với nhau. Trong thực tế, DNL là vi phân
thứ nhất của INL, nghĩa là:
DNL(k)-INL(k+1)-INL(k) (10)
Hai thông số chất lượng của đặc tuyến ADC liên quan đến INL và ANL là mã ẩn
(missing code) và tính đơn điệu (monotonicity).
Nếu một ADC có một số mã không bao giờ xuất hiện tại đầu ra, thì bộ
chuyển đổi đó được gọi là mã ẩn. Điều này tương đương với độ rộng nhị phân
W(k)=0 tại mã đ
ó và kèm theo một sai số DNL khá lớn. Tính đơn điệu là khi đầu
ra của ADC tăng hoặc giảm tuyến tính theo tín hiệu đầu vào. Khi kiểm tra tính đơn
điệu của ADC, các ảnh hưởng của nhiễu phải được loại bỏ.
9.2. Kỹ thuật đo.Hình 17:
Vòng bám được dùng cho đo ADC tuyến tính.
Còn phải có một số biện pháp phòng ngửa để đảom bảo sự đo dạc chính xác.
Trong phương pháp 1, độ phân giải và độ chính xác của vôn mét phải cao hơn so
với ADC, điều này dễ thực hiện.
Hằng số thời gian tính ích phân cần chọn đủ nhỏ sao cho sườn đỉnh - đỉnh dự
kiến (thời gian chuyển đổi của ADC) đủ nhỏ so với Q.
M
ỹ thuật vòng bám làm việc tốt với bộ chuyển đổi đều, với bộ chuyển đổi
này, bộ tích phân có thể bị nghẽn tại một ngưỡng nào đấy khi một ngưỡng khác
đang bị yêu cầu. Điều này thường xẩy ra như là một sai số lớn (lơn hơn 1 LSB),
cho đến khi vùng bất thường (không đều) này qua đi.
Trong các ứng dụng phân tích phổ, độ méo của bộ chuyển đổi là chia khoá
để lựa chọn. Nếu phải lựa chọn, một bộ chuyển đổi với sai số DNL thấp sẽ tốt hơn
bộ chuyển đổi với sai số INL nhỏ do đó có méo thấp hơn nhiều với tín hiệu vào
nhỏ. Trong đặc tuyến, một bước trong sai số INL sẽ tạo ra méo lơn theo biên độ tín
hiệu. Mặt khác một sai số INL hình cung nhẵn (smooth bow - shaped) sẽ tạo ra
méo với tín hiệu vào lớ
n nhất, nhưng biên độ của nó sẽ giảm rất nhanh theo tín
hiệu nếu biên độ tín hiệu vào giảm. Điều này có thể khắc phục bằng một bộ suy
giảm đầu vào của máy phân tích phổ.
10. Sai số ADC động và các kỹ thuật kiểm tra.

ADC
dưới
sự kiểm

ứng được trình bày trong phân này. Các thành phần tạp, nhiễu và các sai số ổn định
có thể xảy ra đối với cả tín hiệu hiệu vào tĩnh và động.
10.1. Các loại sai s
ố.
a. Méo và các thành phần tạp.

Méo ADC ( nó tạo ra các hài của tín hiệu vào) là thành phần quan
trọng đối với các máy phân tích phổ, thường tìm thấy méo tín hiệu bằng cách kiểm
tra.
Các thành phần tạp, được định nghĩa như là thành phần phỏ dẽ thấy, mà nó
không phải là hài của tín hiệu vào, cũng quan trọng đối với ứng dụng máy phân
tích phổ.
Méo có thể tạo ra do độ phi tuyến tích phân và vi tích phân đặc tuyến vào /ra
của bộ chuyển đổi. Méo này xảy ra với tín hiệ
u vào một chiều và xoay chiều. Một
loại méo khác, méo động xảy ra đối với tín hiệu vào cao tần. Méo này là do sự giới
hạn của việc mẫu và giữ trước bộ ADC, hoặc trong bộ ADC nếu không sử dụng lấy
mẫu và giữ. Một nguồn tạo ra méo là tụ điện có điện dung biến đổi theo điện áp
trong mạch chủ độngcủa bộ chuỷen đổi. Tại t
ần số cao, tụ này tạo ra meo khi được
điều khiển bởi một nguồn có trở kháng ra hữu hạn.
Các thành phần tạp là các đường phổ chứ không phải là hài của tần số tín
hiệu vào. Nó xuất hiện như là hài của tần số tín hiệu đồng hồ, hoặc là do sự giao
thoa của các nguồn gần nhau trong hệ thống. Méo ADC được đo bằng đơn vị dB
âm theo biên độ của tín hiệu vào. Tạ
p bằng đo đơn vị dB âm theo khoảng lớn nhất
của ADC.
b. Nhiễu.

Nhiễu là những thứ còn lại trong phổ khi loại bỏ phần cơ bản và tất cả

SNDR, các bít hiệu lực biểu diễn méo và nhiễu của bộ chuểyn đổi trong một số
đơn duy nhất. Đây là giải pháp gồm một ADC lý tưởng (không có sai số) và một
nguồn nhiều lượng tử tương đương với mọi sai số của ADC phải được kiểm tra.
Bít hiệu lực E được tính toán như sau:
tuongSaisoRMSly
ucteSaisoRMSth
cannE )2log(−=
(13)
Trong đó:
n là độ phân giải của ADC.
Căn bậc hai của sai số thật là phần còn lại sau khi trừ đi sóng hình sin.
Căn bậc hai của sai số lý tưởng là nhiễu lượng tử.
d.Rung pha (Apecture Jitter).

SNR có thể là hàm của tín hiệu vào. Điều này đặc biệt đúng nếu có độ biến
đổi thời gian trong bộ điều khiển đồng hồ hoặc có mạch lấy mẫu trong ADC. Vấn
đề này thường liên quan đến rung pha.
Rung pha là điều không logic đối với tín hiệu vào tần số thấp, nhưng nó có
thể chuyển thành nhiễu có biên độ lớn, khi đầu vào biến đổi nhanh. Đây là điều
gây khó khăn nh
ất cho các ADC làm việc tại các tần số rất cao. Để tránh việc dùng
các bộ rung pha đồng hồ từ bên ngoài ADC, các nguồn gây nhiễu tần số thấp cần
được sử dụng đối với tín hiệu hình sin.
e. Đáp ứng bậc thang (step response).

Mặc dù SNR, SNDR, bit hiệu lực là các số liệu rất có ích của đặc tuyến
ADC, nhưng chúng không cung cấp đầy đủ thông tin để đoán được đáp ứng bậc
thang của một ADC , đây chính là hàm của đáp ứng pha và tần số của bộ chuyển
đổi tần số. Sự không phẳng của đặc tuyến ở chế độ tần thấp( đôi khi do ảnh hưởng
của nhiệt


Phương pháp dung nguồn đơn (trong hình) có thể dùng để kiểm tra rung pha.
Sử dụng một nguồn để giảm thiểu được ảnh hưởng của rung pha trong nguồn đó,
do tín hiệu đồng hồ và tín hiệu vàolà từ một nguồn chung. Một ảnh hưởng khác
của việc sử dụng nguồn đơn là việc ADC lấy mẫu trong chu kỳ của tín hiệu vào. Số
liệu tại đầu ra của ADC sẽ đượ
c lưu trữ và được xử lý nhờ bộ xử lý trung tâm
CPU.
Lúc đầu bộ trễ được điều chỉnh sao cho ADC lấy mẫu tại đỉnh của sóng hình
sin ( chỗ này có tốc độ bằng 0) , việc đo nhiễu được thực hiện bằng phương pháp
FFT. Sau đó, bộ trễ được điều chỉnh sao cho ADC lấy mẫu tại gía trị 0 cúaóng
sònh sin (tốc độ xoay lớn nhất). Bằng cách này, rung pha củ
a ADC được chuyển
thành điện áp của nhiễu bằng tốc độ xoay chiều của tín hiệu vào. Nếu nhiễu của lần
kiểm tra thứ hai lớn hơn thì có một sự rubg pha đáng kể trong hệ thống.
Hình 18:
Sơ đồ khối phương phát đo kiểm tra rung pha
b.Kiểm tra tần số phách. Bộ tổng hợp tần

24
Trong các lần trước, nhiễu thông số của ADC được định nghĩa kể cả tỷ số tín
hiệu trrn nhiễu, bít hiệu dụng và méo hài tổng. Đây là các thông số có giá trị của
đặc tuyến ADC nhưng nó không chỉ ra bản chất vấn đề, chỉ ra nguyên nhân của
vấn đề và không cho biết làm cách nào để cố định chúng. Việc kiển tra tần số
phách đôi khi giúp ta hiểu rõ được vấn đề.
Việc thiết l
ập kiểm tra là đồng nhất với việc kiểm tra sóng hình sin. Việc
kiểm tra tần số phách được thực hiện bằng cách đặt tần số vào tới giá trị hơi cao
hơn tần số đồng hồ fs, nghĩa là cao hơn một giá trị tần số df. Nghĩa là ADC sẽ lấy
một mẫu trong một khoảng tín hiệu vào. Do tần số hơi lớn hơn tần số đồng hồ, nên
pha của mẫu sẽ sơm trước một chút. Kết quả là mã đầu ra của ADC sẽ tạo lại một
sóng hình sin tần số thấp mà có sự xuất hiện của tần số df. Sóng hình sin với sự
không hoàn hảo của nó có thể biểu diễn giúp phân tích hoạt động của ADC. Một
cách khác để xem xét quá trình xử lý là tín hiệu vào được lấy mẫu hiệu quả tại tần
số cao, tương đương với fs/df.

Hình 19:
Phương pháp kiểm tra tần số phách.
Với giá trị df thấp thì tỷ số sẽ rất lớn. Kết quả là ADC sẽ phát hiện ra các
mẫu của sóng hình sin tần số cao, đôi khi sóng này bị lấy mẫu qua mức rất nặng,


nhớđệm
f
in

f
s

Bộ tạo tín hiệu đồng
h
ồ
ra “CK”
Bộ tổng hợp tần số,
tạo ra tín hiệu vào và
đ
ồ
n
g
h
ồ

Tính toán mạch điện tử
25
tối thiểu. Hình 20 ở dưới là một sơ đồ điển hình của một DAC ghép nối với máy

lý bit : manupulation of bit) có thể thực hiện nhờ các toán tử logic AND, OR, SHL,
SHR v
ới lưu ý rằng trong Pascal, việc thực hiện AND hoặc OR giữa hai số nhị
phân được thực hiện với từng bit một tương ứng.
Do đó, ta đặt bit thứ n lên một bằng các OR giá trị của thanh ghi với 2
n
, đưa
bit thứ n xuống 0 bằng cách AND giá trị của thanh ghi với 255-2
n
. Việc kiểm tra
giá trị của thanh ghi thứ n cũng được thực hiện bằng phép AND hoặc OR.
Thí dụ:
x:=PORT[$378] OR 32; { đưa bit 5 lên 1}
x:=PORT[$378] AND (255-32) {đưa bit 5 xuống 0}
if (PORT[$379] AND 32=32) then writeln(“bit 5 bang 1”);
n-bit
DAC
Máy vi tính

V
0

+

-

Bộ so sánh