HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG
BÀI TIỂU LUẬN
Đề tài số 3:
TÌM HIỂU KIẾN TRÚC VI XỬ LÝ PENTIUM M
Giảng Viên Hướng Dẫn: TS. PHẠM VĂN CƯỜNG
Nhóm Sinh Viên Thực Hiện:
[1] ĐẶNG VĂN QUÝ
[2] PHẠM THẾ ANH
[3] VŨ VĂN TOÀN
[4] LƯU ĐỨC TIẾN Hà Nội, 10/2013
TÌM HIỂU KIẾN TRÚC VI XỬ LÝ PENTIUM M
Mục lục
MỤC LỤC
I. GIỚI THIỆU: 4
1. Giới thiệu chung 4
1.1, Vi xử lý là gì? 4
1.2, Các thành phần cơ bản: 4
4. Cơ chế dự đoán rẽ nhánh trong PM 30
4.1, Mispredition penalty: 30
4.2, Mô hình nhận biết điều kiện nhảy 30
4.3, Nhận biết lệnh nhảy và lời gọi gián tiếp: 31
III. CÁC ĐẶC TÍNH VÀ CÔNG NGHỆ MỚI 32
1. Các đặc trưng chủ yếu của Intel Pentium M 32
2. Công nghệ SpeedStep nâng cao(Enhanced SpeedStep Technology) 34
III, KẾT LUẬN 36
1. So sánh đánh giá 36
1.1, Nhân PM(kernel) 36
1.2, Các thay đổi của intel 36
2. Kết luận chung 37
TÀI LIỆU THAM KHẢO 39
TÌM HIỂU KIẾN TRÚC VI XỬ LÝ PENTIUM M
I. Giới thiệu
I. GIỚI THIỆU:
1. Giới thiệu chung
1.1, Vi xử lý là gì?
Vi xử lý là một chip bán dẫn kết hợp các chức năng của đơn vị xử lý trung tâm
(CPU) trên một hoặc một vài mạch tích hợp. Nó là một thiết bị đa chức năng, lập trình
được, nhận các tín hiệu số đầu vào, xử lý nó theo các lệnh lưu trong bộ nhớ, cung cấp kết
quả đầu ra.
Vi xử lý là trái tim của bất kỳ một máy tính thông thường nào. Bất kể là máy bàn,
laptop hay server, vi xử lý bạn đang sử dụng là loại gì thì chúng cũng gần giống nhau và
làm việc theo cách gần như nhau
- ALU có thể coi đơn giản như là một bộ cộng 8 bit, hoặc có thể cộng, trừ, nhân, chia
- Thanh ghi thử là một chốt đặc biệt để giữ các giá trị từ phép so sánh trong ALU.
Một ALU có thể so sánh hai số và quyết định xem chúng bằng nhau, nhỏ hơn hay
lớn hơn số còn lại. Thanh ghi này còn để lưu bit từ trạng thái của bộ cộng trước đó.
- 3-state trong sơ đồ tren là bộ đệm tri-state(3 trạng thái) cho phép nhiều đầu ra kết
nối với một dây dẫn nhưng chỉ có một trong số chúng được đi vào dòng 0 hoặc 1
- Thanh ghi lệnh và bộ giải mã lệnh chịu trách nhiệm trong việc điều khiển tất cả các
thành phần khác
2. Giới thiệu về vi xử lý Intel Pentium M(PM)
2.1, Xuất sứ
Pentium M được xây dựng trên kiến trúc thế hệ thứ 6 của Intel, kiến trúc này cũng
được sử dụng trong các CPU Pentium pro, Pentium II, Pentium III và các CPU trước đây
của celeron chứ không phải dựa trên Pentium 4. Kiến trúc P6 là thế hệ thứ 6 của vi kiến
trúc Intel x86 với sự ra đời đầu tiên của vi xử lý Pentium Pro vào năm 1995, nó đã từng
thành công với vi kiến trúc NestBurst và cuối cùng hồi sinh trong các dòng sản phẩm PM,
TÌM HIỂU KIẾN TRÚC VI XỬ LÝ PENTIUM M
I. Giới thiệu
GROUP 3 – D11VT6
6
người kế nhiệm của PM và các vi xử lý Core đời sau cũng đều là biến thể từ vi kiến trúc
P6.
Intel Pentium M được sản xuất từ năm 2003 đến năm 2008, là bộ xử lý cuối cùng
mang tên Pentium, trước đó là vi xử lý Intel Pentium 4. P 4 ra đời là kết quả của tác động
thị trường hướng tới việc gia tăng tốc độ xung nhịp, nhưng đi kèm với đó là việc tiêu tốn
điện năng và tỏa nhiệt lớn, không cho phép các máy tính xách tay hoạt động trong một thời
gian dài. Intel hiểu họ phải làm gì đó nếu muốn tiếp tục cạnh tranh trong thị trường này, vì
và gói 478 pin micro FC-PGA. Gói FC-PGA này không tương thích với các gói 478 khác
mà Intel sử dụng với mobile Pentium III-M, Mobile Pentium 4/4-M. Core Duo/Solo và vi
xử lý Core 2 Duo .
2.2, Ứng dụng
Mặc dù Intel đã hướng cho PM gia nhập thị trường các thiết bị di động, ngành sản
xuất mainboard như AOpen, DFI và MSI đã thiết kế cho Pentium M tương thích với các
bản mạch dành cho những người quan tâm, HTPC, máy trạm và máy chủ. Một bộ chuyển
đổi, CT-479 đã được phái triển bởi ASUS để cho phép sử dụng vi xử lý PM trong các thiết
kế bo mạch chủ được lựa chọn của ASUS cho socket 478 Pentium 4, Pentium M còn thích
hợp với các hệ thống nhúng vì tính tiết kiệm năng lượng và Pentium M cho phép thiết kế
không cần quạt tản nhiệt và thu nhỏ nhúng vào PC. Như đã nói ở trên Pentium M là một vi
xử lý của Intel hướng tới thị trường di động và đã được sử dụng trong thế hệ đầu tiên của
nền tảng Centrino.
Centrino không phải là một bộ vi xử lý cho laptop mà là một nền tảng kết hợp giữa 3 yếu
tố:
- Vi xử lý intel Pentium M
- Intel wireless LAN
- Một chipset Intel (855 hoặc tương tự)
3 thành phần này làm việc cùng nhau một cách thông minh giúp tiết kiệm điện
năng tiêu thụ cho laptop.Trong một vài trường hợp, Pentium M được gọi là Centrino, thực
ra chỉ có Centrino khi hội tụ đầy đủ 3 thành phần trên. Vì vậy nếu bạn có một laptop với
TÌM HIỂU KIẾN TRÚC VI XỬ LÝ PENTIUM M
I. Giới thiệu
GROUP 3 – D11VT6
8
Low Volt
1 to 1.30 GHz
1 GHz and 900 MHz
Front Side Bus
533 or 400 MHz
400 MHz
Chipset
Mobile Intel® 915 Express
Chipset Family Intel® 855 Chipset Family Intel® 855 Chipset Family
TÌM HIỂU KIẾN TRÚC VI XỬ LÝ PENTIUM M
I. Giới thiệu
GROUP 3 – D11VT6
9
Wireless
Intel® PRO/Wireless
Network Connection
Intel® PRO/Wireless
được tối đa công suất.
Instruction
Các tập lệnh được hỗ trợ: MMX, SSE và
SSE2
package
Vi xử lý PM được đóng trong hai gói:
Micro-FCPGA và Micro-FCBGA Ngoài ra PM còn có một số đặc trưng sau
.
Đặc trưng
Lợi ích
Power Optimized 533/400 MHz processor
system bus, Micro-ops Fusion & Dedicated
Stack Manager.
Cho phép thực hiện nhanh hơn với năng
lượng thấp hơn.
Support for enhanced Intel SpeedStep®
Technology w/ multiple voltage &
frequency operating points.
tinh toán tốt hơn về hiệu suất với nhu cầu
của người dùng
Execute Disable Bit
°
Support
Công nghệ chống tràn bộ nhớ,chống lại
một số vius và mã độc
Support for Intel® Mobile Voltage
Positioning (Intel® MVP IV).
82.79 mm
2
),sử dụng đồng trên các lớp kim loại của nó.
Hình 2.4.1-a:Banias core
Thông số chính
Số tranzitor
77 triệu,nhiều hơn 23 triệu so với P4
L2 cache
1M
FBS
400 MHz
Process
130nm
Xung đồng hồ
1.3-1.7 GHz
Công suất
24.5W
2.4.2, Dothan
TÌM HIỂU KIẾN TRÚC VI XỬ LÝ PENTIUM M
I. Giới thiệu
GROUP 3 – D11VT6
12
Intel ra mắt pentium M cải tiến với tên mã là Dothan,với nhưng phiên bản được
biết đến là Pentium M 710 (1.4 GHz), 715 (1.5 GHz), 725 (1.6 GHz), 735 (1.7 GHz), 740
(1.73 GHz), 745 (1.8 GHz), 750 (1.86 GHz), 755 (2.0 GHz), and 765 (2.1 GHz).Dòng
thế hệ thứ năm, đặc tính chính là kiến trúc superscalar, hai đơn vị thực thi lệnh có thể
thực hiện đồng thời, song song thì trong kiến trúc P6 có xử lý động và kiến trúc hai
bus độc lập, một tiến bộ lớn so với thế hệ trước.
Xử lý động(Dynamnic Execution): Cho phép bộ xử lý thực hiện nhiều lệnh
song song, vì vậy tác vụ được hoàn thành nhanh hơn. Công nghệ mới này bao gồm 3
nhân tố chính:
dự đoán rẽ nhiều nhánh: dự đoán luồn chương trình thông qua một vài
nhánh
phân tích dòng dữ liệu(Dataflow analysis): sắp xếp lịch trình cho các lệnh
để được xử lý khi sắn sàng, không phụ thuộc vào thứ tự của chúng trong
chương trình ban đầu
thực hiện suy đoán: tăng tỉ lệ thực thi bằng cách nhìn vào phía trước của
bộ đếm chương trình và thực hiện các lệnh được cho là cần thiết
Hai bus độc lập: đặc tính chính của vi kiến trúc P6 được biết đến là có hai
bus độc lập. Điều này đề cập đến thực tế là bộ xử lý có hai bus dữ liệu, một cho hệ
thống(bo mạch chủ) và một dành riêng cho cache. Điều này cho phép bộ nhớ cache
chạy ở tốc độ mà các thế hệ trước không thể nào sánh được.
Vi kiến trúc P6 nâng cấp vi kiến trúc P5 bằng cách thêm vào nhiều đơn vị
thực thi hơn và bẻ các lệnh thành các vi lệnh nhỏ hơn. Đây cũng là lúc các lệnh CISC
được bẻ thành các nhóm lệnh RISC nhỏ hơn. Các nhóm lệnh RISC thì nhỏ hơn và dễ
xử lý song song hơn
Để hiểu rõ về kiến trúc PM hãy so sánh sự khác nhau giữa các CPU Pentium M và
Pentium III:
Nhìn bên ngoài có vẻ như PM làm việc giống với P4, truyền tải dữ liệu 4 lần trên
một chu kỳ clock. Kỹ thuật này gọi là QDR(quad data rate) và làm cho bus trong
TÌM HIỂU KIẾN TRÚC VI XỬ LÝ PENTIUM M
II. Kiến trúc vi xử lý intel Pentium M
Bây giờ chúng ta hãy đi xem xét sâu hơn về kiến trúc của Pentium M.
TÌM HIỂU KIẾN TRÚC VI XỬ LÝ PENTIUM M
II. Kiến trúc vi xử lý intel Pentium M
GROUP 3 – D11VT6
15
1. Sơ đồ khối :
Hình II.1-a: sơ đồ khối của bộ xử lý Pentium
Sơ đồ khối trên chỉ ra hai ống lệnh: U và V. Ống U có thể thực hiện tất cả các
lệnh số nguyên và dấu phảy động, ống V dành cho các lệnh số nguyên đơn giản và lệnh
dấu phảy động FXCH.
Các cache được chỉ ra bao gồm code cache và data cache. Data cache có hai
cổng, mỗi cổng cho một ống lệnh. Data cache có một bộ đệm Translation Lookaside(TLB)
dành riêng để truyền các địa chỉ tuyến tính tới các địa chỉ vật lý được data cache sử dụng
Code cache, branch target buffer và prefetch buffer chịu trách nhiệm lấy các lệnh
vào cho đơn vị thực thi. Các lệnh được đọc vào từ cache lệnh hoặc từ bus ngoài. Các địa
TÌM HIỂU KIẾN TRÚC VI XỬ LÝ PENTIUM M
II. Kiến trúc vi xử lý intel Pentium M
GROUP 3 – D11VT6
khác nhau là mấy.
Hình II.1.2.1-a:cấu trúc pipeline của Pentium Pro
Hình II.1.2.1-b: pipeline của Pentium III
Sau đây là các giải thích cơ bản cho mỗi giai đoạn trong pipeline của P3, đồng
thời giải thích cách thức các bộ xử lý P6 xử lý một lệnh được giao như thế nào
IFU1: tải từ 1 dòng(32 byte,256 bíts) từ cache lệnh L1 và lưu trữ trong
Instruction Streaming Buffer
IFU2: nhận dạng lệnh giới hạn trong vòng 16 byte(128 bit). Kể từ lệnh x86
không có độ dài cố định, giai đoạn được đánh dấu từ lúc khởi đầu lệnh và
kết thúc khi đã load được 16 byte. Nếu có lệnh rẽ nhánh nào trong vòng 16
TÌM HIỂU KIẾN TRÚC VI XỬ LÝ PENTIUM M
II. Kiến trúc vi xử lý intel Pentium M
GROUP 3 – D11VT6
18
byte này, địa chỉ của nó sẽ được lưu trữ tại Branch Target Buffer(BTB) để
CPU có thể sử dụng những thông tin này trong mạch dự đoán rẽ nhánh
IFU3: đánh dấu nơi các lệnh giải mã được gửi tới, có 3 bộ giải mã hướng tới
các đơn vị khác nhau
DEC1: giải mã lệnh x86 thành vi lệnh RISC, khi CPU có tới 3 bộ giải mã thì
không thể cùng lúc giải mã 3 lệnh được
DEC2: gửi các vi lệnh đến hàng đợi giải mã lệnh, với dung lượng là 6 vi
lệnh. Nếu lệnh được chuyển đổi thành nhiều hơn 6 vi lệnh thì giai đoạn phải
được lặp lại để lấy các lệnh còn thiếu
RAT: từ khi vi kiến trúc P6 kế thừa OOO(out of order execution, một mô
GROUP 3 – D11VT6
19
Cơ chế dự đoán rẽ nhánh trong PM phức tạp hơn các bộ xử lý trước đó, vì thế có
thể nó cần tới 3 giai đoạn trong pipeline thay vì hai. Việc tìm nạp lệnh cũng được cải tiến
để giới hạn 16 byte hay giới hạn dòng cache không làm chậm lệnh nhảy. Việc này có thể
yêu cầu mở rộng đơn vị đọc lệnh từ 3 lên 4 giai đoạn. Stack engine mới được thực hiện
gần giải mã lệnh, ít nhất một giai đoạn pipeline được dành cho stack engine và cho việc
đồng bộ hóa các vi lệnh được chèn trong stack. Liệu cơ chế hợp các vi lệnh có yêu cầu
thêm giai đoạn trong pipeline hay không? Số các giai đoạn từ giai đoạn ROB-read tới giai
đoạn ROB-writeback có thể ược ước lượng bằng cách đo việc đọc của thanh ghi. Quá trình
đo đạc chỉ ra rằng nó chỉ khoảng 3 chu kỳ clock nên có thể kết luận là không có giai đoạn
bổ sung nào dành cho việc tách các vi lệnh trước khi đưa chúng vào xử lý. Hai phần của
một vi lệnh hợp cùng chia sẻ một lối vào ROB. Các giai đoạn RAT, ROB-read và RS đều
đã được chỉnh sửa để xử lý hợp nhất 3 vi lệnh với 3 đầu vào phụ thuộc. Có thể một giai
đoạn bổ sung của pipeline được thêm vào RAT vì khối lượng công việc trong giai đoạn
này tăng lên. PM còn có nhiều đặc tính tiết kiệm năng lượng bằng cách tắt các phần trong
bus trong, các đơn vị thực thi, … khi chúng không được sử dụng đến. Chúng ta không biết
liệu các đặc tính này liệu có yêu cầu thêm giai đoạn trong pipeline hay không, nhưng nó
mang lại ảnh hưởng tích cực trong việc chạy với tần số tối đa mà không làm nóng chip.
Các cơ chế hợp lệnh, stack engine và dự đoán rẽ nhánh phức tạp không những giúp giảm
hao phí điện năng mà còn giúp tăng tốc độ thực thi.
Nói tóm lại pipeline của PM có nhiều hơn pipeline PPro khoảng 3 đến 4 giai
đoạn, bao gồm một giai đoạn cho dự đoán rẽ nhánh, một cho việc tìm nạp lệnh, và một cho
stack engine
2.1.2, Hiện tượng nút cổ chai
Đây là điểm quan trọng cần chú ý, khi tối ưu hóa một mẩu của đoạn mã, để tìm ra
nhân tố điều khiển tốc độ thực thi.
Truy cập bộ nhớ:Nếu chương trình đang làm việc với một lượng dữ liệu
rất lớn, hoặc nếu dữ liệu được đặt rải rác trong bộ nhớ sẽ dẫn đến tình trạng
Dung lượng bộ nhớ cache L2 có thể là
1MB(dòng Banias) hoặc 2MB(dòng
Dothan), trong khi vi xử lý có hai bộ
nhớ cache L1, một có dung lượng
32KB để chứa các lệnh và phần còn lại
chứa dữ liệu cũng với dung lượng
32KB. Đơn vị tìm nạp lệnh được chia
làm 3 giai đoạn. Đơn vị tìm nạp tải một
dòng(32 byte) vào trong bộ đệm dòng
lệnh(ISB), sau đó Instruction Length
Decoder nhận dạng ranh giới các lệnh
trong vòng 16 byte. Các lệnh x86
không có độ dài cố định , giai đoạn này
đánh dấu nơi lệnh bắt đầu và kết thúc
trong vòng nạp 128 bit. Nếu có bất kỳ
lệnh rẽ nhánh nào trong số các bit này,
địa chỉ của nó sẽ được lưu lại tại
Branch Target Buffer(BTB) để CPU có thể sử dụng chúng trong các mạch dự đoán rẽ
nhánh. BTB có 512 lối vào. Sau đó giai đoạn Decoder Alignment đánh dấu vị trí của đơn
vị giải mã lệnh mà mỗi lệnh được gửi tới.
hình II.2.2-a: bộ nhớ cache và đơn vị tìm nạp
TÌM HIỂU KIẾN TRÚC VI XỬ LÝ PENTIUM M
II. Kiến trúc vi xử lý intel Pentium M
GROUP 3 – D11VT6
21
GROUP 3 – D11VT6
22
clock để giải mã, phụ thuộc vào bao nhiêu vi lệnh được sinh ra. Hàng đợi lệnh được giải
mã chỉ có thể chứa được tối đa 6 vi lệnh, nếu có nhiều hơn 6 vi lệnh được sinh ra bởi MIS
thì phải cần chu kỳ clock khác để gửi các vi lệnh này tới RAT.
PM sử dụng một khái niệm mới cho kiến trúc P6 gọi là hợp vi lệnh (micro-op
fusion). Chỉ có đơn vị giải mã PM mới hợp hai vi lệnh thành 1, các lệnh này sau đó lại
được tách ra trước khi đưa vào thi hành. Trong kiến trúc P6, mỗi vi lệnh dài 118 bit, PM
thay vì làm việc với các vi lệnh 118bit, nó làm việc với vi lệnh 236bit (gộp lại từ hai lệnh
118 bit). Cần nhớ rằng mỗi vi lệnh vẫn có độ dài 118 bit, chúng chỉ được gói lại với nhau
trong quá trình vận chuyển mà thôi. Ý tưởng đằng sau việc hợp lệnh này là để tiết kiệm
năng lượng và tăng hiệu năng. Rõ ràng việc gửi đi một vi lênh 236 bit nhanh hơn việc phải
gửi đi hai vi lệnh 118 bit. Ngoài ra CPU cũng ít ngốn điện hơn kho có ít vi lệnh trong mạch
hơn. Các lệnh đã hợp được gửi tới RAT. Kiến trúc RISC x86 chỉ có 8 thanh ghi 32 bit. Con
số này là quá thấp, đặc biệt đối với các CPU hiện đại. Vì vậy bộ xử lý ở giai đoạn này đổi
tên và nội dung của thanh ghi mà chương trình sử dụng thành một trong 40 thanh ghi bên
trong ( mỗi thanh rộng 80 bit vì vậy nhận cả dữ liệu kiểu nguyên và kiểu thực), cho phép
các lệnh chạy ở cùng một thời điểm với các lệnh khác cũng đang sử dụng thanh ghi đó,
điều này cho phép lệnh thứ hai có thể chạy trước lệnh thứ nhất ngay cả khi chúng dùng
chung thanh ghi.
2.4, Bộ đệm xắp xếp
Khi các vi lệnh đến ROB,
cúng có thể được tải và được thực
hiên không đúng bởi đơn vị thi hành.
Sau khi được thi hành, các lệnh được
gửi trả lại bộ đêm sắp xếp. Sau đó tại
trạng thái nghỉ, các lệnh đã được thi
hành sẽ được ra khỏi bộ đệm với thứ
tự y nguyên khi chúng được đẩy vào.
RSQRT (Reciprocal Square Root Estimate).
Load: đơn vị này dùng để xử lý các lệnh đòi hỏi dữ liệu từ RAM.
Store Address: đơn vị xử lý các lệnh yêu cầu dữ liệu được ghi tại bộ nhớ RAM.
Đơn vị này còn được gọi là AGU, Address Generator Unit. Kiểu lệnh này sử dụng
cả hai đơn vị lưu dữ liệu và lưu địa chỉ ở cùng một thời điểm.
TÌM HIỂU KIẾN TRÚC VI XỬ LÝ PENTIUM M
II. Kiến trúc vi xử lý intel Pentium M
GROUP 3 – D11VT6
24
Store Data: đơn vị xử lý các lệnh hỏi dữ liệu để ghi vào bộ nhơ RAM. các lệnh
phức tạp có thể mất đến vài chu kỳ clock để được xử lý.
Khi cổng 0, nơi đặt FPU trong khi đơn vị này đang xử lý một lệnh rất phức tạp,
mất đến vài clock để thực thi thì cổng 0 sẽ không ngừng hoạt động: nó luôn luôn gửi các
lệnh đơn giản đến IEU trong khi FPU đang bận
Vì vậy, mặc dù tốc độ gửi đi tối đa là 5 lệnh giải mã trên mỗi một chu kỳ clock, nhưng thực
tế CPU có thể tăng lên đến 12 lệnh tại cùng một thời điểm.
khi các lệnh yêu cầu CPU đọc dữ liệu được lưu trữ tại địa chỉ RAM đã cho, đơn vị lưu trữ
địa chỉ (Store Address Unit) và lưu trữ dữ liệu (Store Data Unit) cùng được sử dụng, một
dùng cho tính toán địa chỉ và một dùng cho đọc dữ liệu. Đây là lý do tại sao cổng 0 và cổng
1 có nhiều đơn vị thực thi. Intel đặt một đơn vị xử lý nhanh với ít nhất một đơn vị phức tạp
trên cùng một cổng. Trong khi đơn vị phức tạp đang bận xử lý dữ liệu thì các đơn vị khác
có thể vẫn nhận các lệnh đã giải mã từ cổng gửi đi tương ứng của nó để giữ tất cả các đơn
vị thực thi luôn làm việc. Sau mỗi một lệnh đã giải mã được thực thi, nó lại trở về bộ đệm
Reorder Buffer, đây chính là nơi cờ của nó được thiết lập chế độ đã thực thi. Sau đó tại giai
đoạn Retirement , các lệnh đã giải mã có cờ “ đã thực thi” sẽ được xóa khỏi Reorder Buffer
theo thứ tự (như thứ tự khi giải mã ) và sau đó các thanh ghi x86 được cập nhật. Có thể có
tăng giá máy. Cache cho phép máy tính thực hiện các tác vụ nhanh chóng hơn.Máy tính
có thể thực hiện các thao tác trong một khoảng thời gian cực ngắn. Thời gian để bộ xử lý
truy xuất tới bộ nhớ RAM chỉ khoảng 60 nano giây (1 nano giây bằng một phần tỉ giây).
Đây là khoảng thời gian rất ngắn nhưng so với các bộ xử lý thông thường có chu kỳ 2
nano giây. Nếu xây dựng được một vùng bộ nhớ đặc biệt, nhỏ nhưng tốc độ xử lý nhanh
(khoảng 30 nano giây) thì sẽ giảm được một nửa thời gian so với việc truy xuất vào
RAM. Công nghệ này được gọi là L2 Cache.
Cache L1 hay còn gọi là cache chính, là một cache nhỏ, tốc độ cao kết hợp với bộ
xử lý. Pentium M có hai cache L1, một cho dữ liệu và một cho các lệnh, sử dụng SRAM
tốc độ cao thay vì DRAM rẻ nhưng chậm. Bộ nhớ cache được dùng để chứa các là L2
Cache là một chip nhớ nằm giữa L1 Cache ngay trên nhân CPU và bộ nhớ hệ thống. Khi
CPU xử lý, L1 Cache sẽ tiến hành kiểm tra L2 Cache xem có dữ liệu mình cần không trước
khi truy cập vào bộ nhớ hệ thống. Vì thế, bộ nhớ đệm càng lớn, CPU càng xử lý nhanh
hơn. Đó là lý do mà Intel bên cạnh việc tăng xung nhịp cho nhân chíp, còn chú ý tới việc
tăng dung lượng bộ nhớ Cache. Do giá rất đắt, nên dung lượng Cache không thể tăng ồ ạt
được. Bộ nhớ cache chính L1 Cache vẫn chỉ ở mức từ 8 tới 32 KB. Trong khi, L2 Cache
thì được đẩy lên dần tới hiện nay cao nhất là Pentium M Dothan 2 MB (cho máy tính xách
tay) và Pentium 4 Prescott 1 MB (máy để bàn)
Copyright: Tài liệu đại học ©