1
Chương 10: CƠ SỞ ĐẠI SỐ LOGIC VÀ CÁC
PH
ẦN TỬ LOGIC CƠ BẢN
3.7.1.
C
ơ
số của đại số logic
a - Hệ tiên đề và
đ
ị
nh
lí
Đại số logic là phương tiện toán học để phân tích và tổng
hợp các hệ thống t
hi
ế
t
b
ị
và mạch số. Nó nghiên cứu các mối
liên hệ, (các phép tính cơ bản) giữa các
bi
ế
n
số trạng thái (biến
logic)
ch
ỉ
nhận một trong hai giá
tr

các quy tắc sau: Nhóm 4 quy tắc của phép
cộng logic:
x + 0 = x, x + x = x
x + 1 = 1, x + x = 1 (3-
55) Nhóm 4 quy tắc của phép nhân logic
x . 0 = 0, x . x = x
x . 1 = x, x . x = 0 (3-
56) Nhóm hai quy tắc của phép phủ
đ
ị
nh
logic.
(
x) = x
(
x
)
= x (3-57)
Có thể minh họa tính hiển nhiên của các quy tắc trên qua ví
dụ các khóa
m
ạ
ch
điện nối song song (với phép cộng) và nối
tiếp (với phép nhân) và hằng số 1ứng
v
ớ
i
khóa thường đóng nối
mạch, "0" khóa thường mở ngắt

lí Đemorgan:
F
(
x
,
y
,
z
,
+
,.
)
=
F(x
,
y
,
z
, ,.,
+
)
Ví dụ:
(
x
+ y +
z
)
=
x.y.z
và

Nếu mỗi số hạng trong dạng tuyển chứa đủ mặt các
biến ta gọi đó là
m
ộ
t mintec kí hiệu là m và có dạng tuyển đầy
đủ, tương tự với dạng hội đầy đủ là tích các maxtec (M).
Mỗi hàm logic có thể có vô số cách biểu diễn giải tích tương
đương ngoài hai dạng trên. Tuy nhiên,
ch
ỉ
tồn tại một cách biểu
diễn gọn nhất, tối ưu về số biến và
s
ố
số hạng hay thừa số và
được gọi là dạng tối thiểu. Việc tối thiểu hóa hàm logic, là
đ
ư
a
chúng từ một dạng bất kì về dạng đã tối thiểu, mang một ý nghĩa
kinh tế kĩ thuật
đ
ặ
c
biệt khi tổng hợp các mạch logic phức tạp. '
Ví dụ: Dạng tuyển đầy đủ F = x.y. z + xyz + x
y
z
: m
1

1
+ m
6
+ m
7

(3-63)
3.7.2. Các phần
t
ử
logic
c
ơ
b
ả
n
Các phép toán cơ bản của đại số logic có thể được thực
hiện bằng các
m
ạ
ch
khóa điện tử (tranzito hoặc IC) đã nêu ở
4
phần 3.1. Nét đặc trưng nhất ở đây là hai mức điện thế cao
hoặc thấp của mạch khóa hoàn toàn cho một sự tương ứng đơn
tr
ị
với hai trạng thái của biến hay hàm logic. Nếu sự tương ứng
được quy ước là điện
th

a - Phần tử phủ
đ
ị
nh
logic (phần tử
đảo - NO)
- Phần tử phủ
đ
ị
nh
có 1 đầu vào biết và 1 đầu ra thực hiện
hàm phủ
đ
ị
nh
logic: F
NO
= x (3-
70)
tức là F
NO
= 1 khi x = 0 hoặc ngược lại F
NO
= 0 khi x = 1.
Bảng trạng thái, kí hiệu quy
ước và giản đồ thời gian minh họa được cho trên hình
3.31a, b và c tương
ứ
ng.
5

ng
làm việc tin cậy và khả năng chính xác. Hình 3.32 đưa ra một
sơ đồ đảo kiểu TTL (Tranzito-Tranzito-Logic) hoàn thiện trong
một vỏ IC số. Mạch ra của sơ đồ gồm 2 tranzito T
3
và T
4
làm
việc ngược pha nhau (ở chế độ khóa) nhờ tín hiệu lấy trên các
l
ố
i
ra phân tải của T
2
. Mạch vào của sơ đồ dừng tranzito T
1
mắc
kiểu BC và tín hiệu vào (x) được đưa tới cực emitơ của T
1
thể
hiện là các xung điện áp cực tính dương (lúc x = 1) có biên độ
lớn hơn mức U
H
hoặc không có xung (lúc x = 0) điều khiển x
1
khóa (lúc x = 1) hay mở (lúc x = 0). Nghĩa là khi x = 0 T
1
mở,
điện thế U
c1

c3
) nên T
4
được gọi là tranzito
''kéo lên", điều này còn làm tăng khả năng
ch
ị
u
tải nhỏ hay
dòng lớn cho tầng ra. Khi x = 1, tình hình sẽ ngược lại T
1
khóa,
T
2
mở làm T
4
khóa và T
3
mở dẫn tới F
NO
= 0.
Nhận xét:
- Kết cấu mạch hình 3.32 không cho phép đấu chung các lối
ra của hai phần
t
ử
đảo kiểu song song nhau (3.32b) vì khi đó
nếu F
NO1
= 1 và F

thường mở và một loại thường khóa) như
hình 3.33. Khi x = 0 (U
vào
= 0) T
2
mở T
1
khóa U
a
= U
DD
hay
6
F
NO
= 1. Khi x = 1 (U
vào
=U
DD
) T
2
khóa T
1
mở U
ra
≈0 hay
F
NO
= 0.
F

0 1
0
1 0
0
1 1
1
Sơ đồ hình 3.33 được chế tạo theo công nghệ CMOS và có
ưu điểm căn bản là dòng tĩnh lối vào cũng như lối ra gần bằng 0.
b - Phần tử và (AND) là phần tử có nhiều đầu vào biến và một
đẩu ra thực hiện hàm nhân logic, tức là hàm F
AND
.
F
AND
= 1 khi và
ch
ỉ
khi tất cả các biến x
i
nhận tri 1
F
AND
= 0 khi ít nhất 1 trong các biến x
i
có
tr
ị
0
Bảng trạng thái, kí hiệu quy ước và giản đồ thời gian, minh
họa của F

2
= 0.
a)
X
1
t
X
2
t
F
A
ND
t
Hình 3.34: Bảng trạng thái (a), ký hiệu (b), giản đồ của phần
tử AND (c)
Khi x
1
= x
2
= 1 (ứng với trạng thái các đầu vào có xung
vuông biên độ lớn
h
ơ
n
U
A
) các điôt đều khóa các nhánh đầu vào, lúc
đ
ó
U

F
OR
0 0
0
0 1
1
1
a)
0
1
1 1
1
Hình 3.35: Sơ đồ nguyên lý mạch AND dựa trên
đ
iô
t
c - Phần tứ hoặc (OR) là phần tử có nhiều đầu vào biến, một
đầu ra thực hiện hàm cộng logic:
F
OR
= x
1
+x
2
+x
3
+ +x
n
(3-
72) F

gian (c) của phần t
ử
O
R
Bảng trạng thái kí hiệu quy ước và đồ
th
ị
thời gian minh
họa của F
OR
cho trên hình 3.36 (cho với n = 1). Có thể dùng
khóa điôt thực hiện hàm F
OR
(3-37). Bình
232
X
1
X
2
F
NAND
0 0
1
0 1
1
1
a)
0
1
1 1

d - Phần tử và phủ
đ
ị
nh
(NAND) là phần tử nhiều đầu vào biến
một đầu ra thực
hi
ệ
n
hàm logic và - phủ
đ
ị
nh:
F
NA
ND
=
x
1
.x
2
.x
3
x
n
(3-73)
F
NAND
= 0 khi tất cả các đầu vào các biến có
tr

A
N
D
234
- Cũng như các phần tử NO, OR, AND, có thể thực hiện phần
tử NAND bằng
nhi
ề
u
cách khác nhau dựa trên các công nghệ
chế tạo bán dẫn: loại điện trở tranzito - logic (RTL) loại điôt
tranzito - logic (DTL), loại tranzito - tranzito - logic (TTL) hay
công
ngh
ệ
CMOS.
Để minh họa, hình 3.39 đưa ra một phần tử NAND dựa trên
công nghệ TTL,
s
ử
dụng loại tranzito nhiều cực emitơ, có ưu
điểm là bảo đảm mức logic, tác động nhanh và khả năng tải
l
ớ
n.
Hình 3.39 : Nguyên lý xây dựng phần tử NAND loại TTL
Hình 3.40: Phần từ logic NAND TTL thực tế có đầu vào điều
235
khiển (loại 3 trạng thái
ra

nên T
2
khóa: F
NAND
= 1. Thực tế T
2
được thay bằng 1 mạch ra (h.3.40) dạng đẩy
kéo tương tự hình 3.32
cho dòng ra lớn tăng khả năng tải và chống nhiễu. Khi T
2
khóa
T
3
cũng khóa (do U
E2
=
0) F
NAND
= 1 nhờ bộ lặp lại cực emitơ T
4
trở kháng ra thấp
tăng khả năng
ch
ị
u
tải cho
toàn
m
ạ
ch.

ở mức cao
điôt D
1
khóa, sơ đồ làm việc bình thường như đã phân tích ở
trên với hai trạng thái ổn
đ
ị
nh
còn lại. Tín hiệu U
đk
được gọi là
tín hiệu chọn vỏ (CS)
t
ạ
o
khả năng cho phép (lúc CS = 1) hay
không cho phép (lúc CS = 0) mạch NAND làm việc, điều này
đặc biệt thuận lợi khi phải điều khiển nhiều NAND làm việc chung
với 1 lối ra.
e - Phần tử hoặc - phủ
đ
ị
nh
(NOR) gồm nhiều đầu vào biến, một
đầu ra thực hiện hàm logic hoặc - phủ
đ
ị
nh
F
NOR

(với n = 2) cho trên hình 3.41.
X
1
t
X
2
t
237
X
1
X
2
F
NOR
0 0
1
0 1
0
1
a)
0
0
1 1
0
b)
F
N
OR
t
c)

- Có thể thực hiện phần tử NOR dựa trên công nghệ
MOS hoặc CMOS (từng
c
ặ
p
MOS
N
và MOS
P
với mỗi
đầu vào) với nhiều ưu điểm nổi bật: thời gian chuyển
bi
ế
n
nhanh, không có dòng rò và tiêu thụ công suất cực
bé.
Hình 3.42 : Phần tử NOR với cực colectơ
h
ở