BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
--------------------------------------Dương Hoàng Hải

NGHIÊN CỨU VÀ THIẾT KẾ KHỐI KHUẾCH ĐẠI TẠP ÂM THẤP
ỨNG DỤNG CHO HỆ THỐNG ĐỊNH VỊ GNSS

Kỹ thuật điện tử

Chuyên ngành :

LUẬN VĂN THẠC SĨ KỸ THUẬT
KỸ THUẬT ĐIỆN TỬ

NGƯỜI HƯỚNG DẪN KHOA HỌC :
TS. Phạm Nguyễn Thanh Loan

Hà Nội – Năm 2014

i


LỜI CAM ĐOAN
Tôi là Dương Hoàng Hải, học viên cao học chuyên ngành kỹ thuật
điện tử, đại học Bách Khoa Hà Nội, xin cam đoan luận văn này được thực
hiện một cách nghiêm túc, trung thực, tuân thủ đúng các quy định của Nhà
nước và các quy tắc chung của quốc tế về nghiên cứu khoa học kỹ thuật.
Nếu có bất kỳ vi phạm nào, tôi xin hoàn toàn chịu trách nhiệm.

ii



ABSTRACT

xii

Chương 1 – TỔNG QUAN

1

1.1 Tổng quan về GNSS

1

1.1.1 Khái niệm

1

1.1.2 Phân loại

1

1.1.3 Kiến trúc hệ thống

2

1.1.4 Nguyên lý định vị

3

1.1.5 Kiến trúc thực hiện ứng dụng


e. Mô hình hóa

9

1.2.3 Tụ điện trong công nghệ CMOS

10

a. Cấu tạo

10

b. Nguyên lý hoạt động

11

1.2.4 Cuộn cảm trong công nghệ CMOS

11

a. Cấu tạo

11

b. Nguyên lý hoạt động

12
iii



17

1.3.7 Kiểm tra hiệu ứng ký sinh

18

1.3.8 Sử dụng các công cụ hỗ trợ trong quy trình thiết kế

18

Chương 2 - PHÂN TÍCH VÀ ĐẶC TẢ THIẾT KẾ KHỐI

20

KHUẾCH ĐẠI TẠP ÂM THẤP
2.1 Lý thuyết về khối khuếch đại

20

2.1.1 Vị trí của khối khuếch đại tạp âm thấp

20

2.1.2 Các tham số đặc trưng của khối khuếch đại

20

a. Hệ số khuếch đại


d2. Ảnh hưởng của hiệu ứng phi tuyến

25

2.2 Yêu cầu thiết kế

26

2.3 Lựa chọn kiến trúc cho vi mạch khuếch đại tạp âm thấp

27

2.3.1 Tầng khuếch đại CS

27

a. Tầng khuếch đại CS tải điện trở

27

b. Tầng khuếch đại CS tải điện cảm

28

c. Tầng khuếch đại CS hồi tiếp bằng điện trở

29

2.3.2 Tầng khuếch đại CG



44

3.6 Phối hợp trở kháng đầu ra

48

3.7 Kiểm tra lại phối hợp trở kháng đầu vào

54

3.8 Kiểm tra ma trận tán xạ, hệ số khuếch đại, hệ số tạp âm

56

Chương 4 – THIẾT KẾ VẬT LÝ (LAYOUT) VI MẠCH

60

KHUẾCH ĐẠI TẠP ÂM THẤP
4.1 Thiết kế vật lý cho vi mạch khuếch đại tạp âm thấp

60

4.2 Kiểm tra DRC cho vi mạch khuếch đại tạp âm thấp

64

4.3 Kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp


Metal

Oxide Công nghệ bán dẫn dựa trên sự

Semiconductor

kết hợp của các transistor hiệu
ứng trường loại N và loại P

CS

Common source

Cực nguồn chung

DRC

Design rule check

Kiểm tra các quy tắc thiết kế

GNSS

Global Navigation Satellite System

Hệ thống vệ tinh định vị toàn cầu

IC

Intergrated circuit

NMOS

N-Metal oxide semiconductor

Transistor hiệu ứng trường loại N

PMOS

P-Metal oxide semiconductor

Transistor hiệu ứng trường loại P

RF

Radio frequency

Cao tần

vi


DANH MỤC CÁC BẢNG
Bảng 2.1 Các yêu cầu thiết kế của vi mạch khuếch đại tạp âm thấp ....................... 27
Bảng 3.1 Các yêu cầu thiết kế của vi mạch khuếch đại tạp âm thấp ....................... 34
Bảng 3.2 Bảng kết quả của quá trình thiết kế nguyên lý vi mạch khuếch đại tạp âm
thấp ....................................................................................................................... 59
Bảng 4.1 Bảng thông số cấu tạo vi mạch khuếch đại tạp âm thấp .......................... 67
Bảng 4.2 Bảng thông số hoạt động vi mạch khuếch đại tạp âm thấp ...................... 68

vii

Hình 3.1 Sơ đồ nguyên lý khởi đầu của vi mạch khuếch đại tạp âm thấp [6] ......... 33
Hình 3.2 Giải thuật tối ưu các tham số của bộ khuếch đại tạp âm thấp LNA ......... 35
Hình 3.3 Sơ đồ phân cực một chiều cho transistor M1 ........................................... 36
Hình 3.4 Đồ thị của tích (CGSgm) tại VG1 = 600mV với độ rộng kênh W = 2µm...... 37
Hình 3.5 Đồ thị của tích (CGSgm) tại VG1 = 600mV với độ rộng kênh W = 4µm...... 37
Hình 3.6 Đồ thị của tích (CGSgm) tại VG1 = 600mV với độ rộng kênh W = 8µm...... 38
Hình 3.7 Đồ thị của tích (CGSgm) tại VG1 = 600mV với độ rộng kênh W = 20µm.... 38
Hình 3.8 Đồ thị của tích (CGSgm) tại VG1 = 600mV với độ rộng kênh W = 40µm.... 39
Hình 3.9 Sơ đồ nguyên lý sau khi xác định độ rộng kênh W cho transistor M1 ....... 40
Hình 3.10 Kết quả mô phỏng phần thực trở kháng đầu vào với CP = 250fF ........... 41
Hình 3.11 Kết quả mô phỏng phần thực trở kháng đầu vào với CP = 200fF ........... 41
Hình 3.12 Kết quả mô phỏng phần thực trở kháng đầu vào với CP = 140fF ........... 42
Hình 3.13 Kết quả mô phỏng phần thực trở kháng đầu vào với CP = 137fF ........... 42
Hình 3.14 Kết quả mô phỏng phần ảo trở kháng đầu vào với LG = 50nH .............. 43
Hình 3.15 Kết quả mô phỏng phần ảo trở kháng đầu vào với LG = 51nH .............. 43
Hình 3.16 Kết quả mô phỏng phần ảo trở kháng đầu vào với LG = 50.8nH ........... 44
Hình 3.17 Sơ đồ mạch nguyên lý với điện cảm LD và điện dung C1 trong thư viện
viii


tsmc13rf ................................................................................................................ 45
Hình 3.18 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị LD = 1nH; C1 =
10.2pF ................................................................................................................... 46
Hình 3.19 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị LD = 5nH; C1 =
2pF ........................................................................................................................ 47
Hình 3.20 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị LD = 2*5nH; C1
= 1pF .................................................................................................................... 47
Hình 3.21 Phần thực trở kháng đầu ra khi chưa phối hợp trở kháng ..................... 48
Hình 3.22 Phần ảo trở kháng đầu ra khi chưa phối hợp trở kháng ........................ 49
Hình 3.23 Kết quả tính toán giá trị L2 và C2 để phối hợp trở kháng [8] ................. 49

Hình 4.12 Kết quả mô phỏng hệ số khuếch đại GP sau khi layout........................... 66
Hình 4.13 Kết quả mô phỏng hệ số tạp âm NFsau khi layout ................................. 66
Hình 4.14 Kết quả mô phỏng ma trận tán xạ sau khi layout ................................... 67

ix


MỞ ĐẦU
Hiện nay, các hệ thống vệ tinh định vị toàn cầu (GNSS) như GPS,
GLONASS, Galilieo và COMPAS đã và đang có những bước phát triển mạnh mẽ
cả về các ứng dụng quân sự và dân sự. Hàng loạt các ứng dụng mới ra đời, hoạt
động dựa trên hệ thống định vị toàn cầu: các ứng dụng định vị trong giao thông, vận
chuyển, tàu thuyền, truyền thông đại chúng, các thiết bị di động. Các ứng dụng này
đòi hỏi độ chính xác cao, tiêu thụ công suất thấp, hoạt động ổn định trong các điều
kiện khác nhau. Bộ thu tín hiệu GNSS cần được thiết kế để đảm bảo các yêu cầu đó.
Trong bộ thu tín hiệu GNSS thì khối khuếch đại tín hiệu là một thành phần
quan trọng, không thể thiếu. Những thách thức đối với khối khuếch đại tín hiệu cho
ứng dụng GNSS là cần phải xử lý tín hiệu có độ suy hao và nhiễu lớn, trong khi
kích thước và công suất tiêu thụ phải nhỏ để đảm bảo khả năng tích hợp. Vì vậy,
việc thiết kế khối khuếch đại tạp âm thấp với hệ số khuếch đại cao, tỷ số tạp âm nhỏ
theo công nghệ vi mạch có vai trò rất quan trọng để giải quyết các thách thức trên.
Đề tài luận văn này nghiên cứu và đưa ra một hướng thiết kế vi mạch khuếch
đại tạp âm thấp ứng dụng cho hệ thống GNSS. Việc thiết kế sẽ hướng đến sự tối ưu
giữa hệ số khuếch đại, hệ số tạp âm, công suất tiêu thụ và diện tích vi mạch thực
hiện khối khuếch đại.
Tôi xin gửi lời cảm ơn chân thành tới TS. Phạm Nguyễn Thanh Loan, các
thầy cô trong viện Điện tử - Viễn thông, cùng toàn thể các cá nhân, tập thể đã giúp
đỡ, đóng góp những ý kiến quý báu và kịp thời để tôi có thể hoàn thành tốt luận văn
này.


ra kết quả tốt nhất cho vi mạch khuếch đại tạp âm thấp.
Phần cuối cùng của luận văn đưa ra kết luận về những điều đã đạt được và
chưa đạt được, hướng phát triển tiếp theo của luận văn.

xi


ABSTRACT
In the recent yeas, applications based on GNSS are requiring the positioning
signal with higher and higher quality. The low noise amplifier (LNA) block in GPS
receiver architectures has an essential role to gain high quality signal. The strong
development of CMOS technology has created the implementation platform for low
noise amplifier blocks with many advantages. Therefore, I implement the master
thesis “Research and design low noise amplifier block to apply for GNSS system”
based on CMOS technology. This design is only for application of GPS receiver in
L1/E1 at frequency of 1.575 GHz and using CMOS technology 130nm TSMC.
The thesis contains 4 chapters:
• Chapter 1: General theory
This chapter presents about general theory of GNSS, CMOS technology and
design flow for analog ICs.
• Chapter 2: Analysis and design low noise amplifier block
This chapter presents about basic theory of ampilers and low noise
amplifiers; specifies requirements for low noise amplifier and analyzes to
chose an approciate architecture of low noise amplifier.
• Chapter 3: Schematic design for low noise amplifier IC
This chapter presents about optimizing flow to determine parameters in the
schematic of low noise amplifier IC.
• Chapter 4: Physical design (layout) for low noise amplifier IC
This chapter presents about layout process and post layout optimization to
reach the best result.

quân sự nên các ứng dụng dân dụng hoàn toàn có thể bị gây nhiễu chủ động khi yêu
cầu quân sự được đặt ra. Hệ thống GALILEO được triển khai với hứa hẹn mang tính
chất dân dụng.
1


1.1.3 Kiến trúc hệ thống
Một hệ thống GNSS được cấu tạo gồm 3 thành phần: thành phần không gian,
thành phần điều khiển và thành phần người sử dụng.

Hình 1.1 Kiến trúc hệ thống GNSS [1]
Thành phần không gian gồm các vệ tinh hoạt động bằng năng lượng mặt trời,
bay trên quỹ đạo. Thành phần này có chức năng phát quảng bá liên tục thông tin về
vị trí và thời gian của vệ tinh đến các bộ thu tương thích; duy trì thời gian tham chiếu
với độ chính xác cao; nhận và lưu trữ các thông tin từ trạm điều khiển mặt đất; thực
hiện hiệu chỉnh quỹ đạo vệ tinh và sai số đồng hồ.
Thành phần điều khiển gồm các trạm mặt đất, có chức năng kiểm soát quỹ đạo
và hiệu chỉnh thông tin của các vệ tinh. Các trạm kiểm soát này bao gồm các trạm
giám sát và một trạm điều khiển trung tâm, và các trạm ăng-ten mặt đất. Các trạm
giám sát hoạt động một cách tự động, nhận tín hiệu liên tục từ những vệ tinh để tính
toán các thông số lịch vệ tinh (bao gồm thời gian và vị trí). Sau đó, các trạm giám sát
gửi các thông tin này đến trạm kiểm soát trung tâm để trạm điều khiển trung tâm hiệu
chỉnh quỹ đạo và sai số đồng hồ và tạo các bản tin dẫn đường mới. Trạm điều khiển
trung tâm sẽ gửi các thông tin này đến các trạm ăng-ten mặt đất, các trạm ăng-ten này
2


sẽ gửi thông tin trực tiếp tới các vệ tinh.
Thành phần người sử dụng bao gồm các bộ thu tương thích, đây là các thiết bị
thụ động, chỉ thực hiện thu tín hiệu vệ tinh mà không phát tín hiệu. Từ tín hiệu thu

đều được thực hiện trên vi mạch băng tần cơ bản. Do đó, kích thước và giá thành
phần cứng của bộ thu bị đẩy cao. Để khắc phục điều này, trong các giải pháp mang
tính thương mại, người ta chuyển một phần hoặc toàn bộ chức năng của phần cứng
sang phần mềm được thực thi trên CPU bên ngoài. Các giải pháp này đưa đến các
kiến trúc mềm thực hiện ứng dụng GNSS.
• Kiến trúc mềm
Trong các kiến trúc mềm thực hiện ứng dụng GNSS, toàn bộ việc xử lý tín
hiệu số sẽ được thực thi trên các bộ xử lý bên ngoài thay cho vi mạch băng tần cơ
bản. Các thiết bị ứng dụng hiện đại (như điện thoại thông minh, máy tính cá nhân,
thiết bị dẫn đường cá nhân) đều có các CPU mạnh và bộ nhớ lớn, do đó kiến trúc
4


mềm thực hiện ứng dụng GNSS rất phù hợp. Hơn nữa, kiến trúc mềm còn cho phép
dễ dàng nâng cấp để tương thích với nhiều hệ thống GNSS. Hình dưới đây thể hiện
sự so sánh giữa kiến trúc truyền thống và kiến trúc mềm thực hiện ứng dụng GNSS
(ở phía ngoài cùng bên phải là kiến trúc truyền thống, ở phía ngoài cùng bên trái là
kiến trúc mềm trong đó chức năng của vi mạch băng tần cơ bản được thay thế hoàn
toàn bởi phần mềm).

Hình 1.4 So sánh các kiến trúc thực hiện ứng dụng GNSS [2]
Có thể thấy rằng, trong cả kiến trúc truyền thống và kiến trúc mềm thực hiện
ứng dụng GNSS thì bộ xử lý tín hiệu RF là một thành phần quan trọng không thể
thiếu. Những thách thức đối với bộ xử lý RF là cần phải xử lý tín hiệu có độ suy hao
và nhiễu lớn. Vì vậy việc thiết kế khối khuếch đại tạp âm thấp có vai trò rất quan
trọng, nhằm giải quyết các thách thức trên.
1.2 Tổng quan về công nghệ CMOS
1.2.1 Khái niệm
CMOS là một công nghệ sản xuất vi mạch điện tử, trong đó sử dụng các
5

p, NMOS sẽ được chế tạo trước. Sau đó, người ta tạo ra các vùng bán dẫn loại n trên
đế bán dẫn đó, các vùng này được gọi là "giếng bán dẫn loại n" (n-well). PMOS sẽ
6


được chế tạo trên các giếng bán dẫn loại n đó.

Hình 1.6 Tích hợp NMOS và PMOS trên đế bán dẫn loại p [4]
b. Ký hiệu

Hình 1.7 Các ký hiệu của MOSFET [3]
(a): MOSFET phân cực DS có phân cực đế
(b): MOSFET phân cực DS không phân cực đế
(c): MOSFET không phân cực DS
Các ký hiệu của NMOS và PMOS được đưa ra trong hình 1.7. Hình 1.7 (a) là
ký hiệu của NMOS và PMOS được phân cực đế (cực B). Trong trường hợp này, cả 4
cực của transistor đều xuất hiện trong ký hiệu. Tuy nhiên, khi phân cực cho NMOS
và PMOS, cực đế B thường được nối chung cùng cực nguồn S, nên cực đế sẽ không
xuất hiện trong ký hiệu như ở hình 1.7 (b). Cả trong hình 1.7 (a) và 1.7 (b), NMOS
và PMOS đều đã được phân cực DS, chiều mũi tên là chiều phân cực. Do PMOS
được phân cực ngược với NMOS nên vị trí của cực D, S của PMOS ngược với vị trí
của cực D, S của NMOS. Hình 1.7 (c) là ký hiệu của NMOS và PMOS chưa được
phân cực D, S. Do chưa được phân cực D, S nên vị trí của cực D, S trong ký hiệu chỉ
mang tính danh nghĩa và giống nhau đối với cả NMOS và PMOS.
7


c. Nguyên lý hoạt động
Xét một NMOS, trong điều kiện bình thường, khi không đặt điện thế vào cực
G, thì miền bán dẫn giữa 2 cực D và S là miền bán dẫn pha tạp loại p, nghèo mật độ


ID = (K/2)*(VGS - VTH)2 ; với VDS≥ VGS - VTH

(1.2)

K = µn*Cox*(W/L)

(1.3)

Trong đó:
µn là độ linh động của hạt dẫn loại n;
Cox là mật độ điện dung của lớp oxide cực G;
W, L là chiều rộng, chiều dài kênh dẫn của NMOS.
Trong trường hợp công thức (1.1), NMOS ở miền triode. Trong trường hợp
công thức (1.2), NMOS ở miền bão hòa.
Đặc tuyến của PMOS có dạng tương tự như đặc tuyến của NMOS, nhưng các
giá trị cường độ dòng điện và điện áp ngược chiều so với NMOS.
• Hiệu ứng thứ cấp:
+ Hiệu ứng phân cực đế bán dẫn.
Trong các công thức (1.1), (1.2), giá trị VTH được xem là không thay đổi. Thực
tế, giá trị VTH thay đổi theo điện thế đặt vào đế bán dẫn loại p của NMOS:
VTH = VTH0 + γ*(|2φF + VSB|1/2 - 2|φF|1/2)

(1.4)

Trong đó:
VTH0 là giá trị điện áp ngưỡng khi không phân cực đế bán dẫn;
VSB là giá trị điện áp giữa cực S và đế bán dẫn.
+ Hiệu ứng điều biến kênh.
Thực tế, khi ở trong miền bão hòa, độ dài của kênh dẫn sẽ bị thay đổi theo


(1.8)

η = γ/[2*|2φF + VSB|1/2 ]

(1.9)

+ Hiệu ứng điều biến kênh:
MOSFET được xem như là mắc thêm một điện trở ro giữa 2 cực D, S:
ro = ∂VDS/∂ID = 1/[K/2*λ*(VGS - VTH)]

(1.10)

1.2.3 Tụ điện trong công nghệ CMOS
a. Cấu tạo
Trong công nghệ CMOS, tụ điện có thể được chế tạo theo nhiều cách khác
nhau: tụ điện MOS được cấu tạo từ chính các MOSFET; tụ điện poly - poly được cấu
tạo từ các lớp poly; tụ điện kim loại - kim loại được cấu tạo từ các lớp kim loại.
Trong đó, tụ điện poly-poly có thể đạt giá trị điện dung lớn, có độ tuyến tính và hệ số
phẩm chất cao, dễ chế tạo nên thường được sử dụng hơn so với các loại tụ điện khác.

10


Hình 1.9 Tụ điện poly - poly [5]
Tụ điện poly - poly được cấu tạo từ 2 lớp poly đặt song song với nhau, ở giữa
2 lớp poly là oxide silic. Hai lớp poly sẽ đóng vai trò là 2 bản cực của tụ điện, lớp
oxide silic là điện môi của tụ điện.
b. Nguyên lý hoạt động
Xét một tụ điện poly - poly. Trong công nghệ CMOS, độ dày lớp oxide silic

sẽ xuất hiện xuất điện động cảm ứng. Đối với cuộn cảm trong hình vẽ ở trên, mỗi
vòng xoắn sẽ có một giá trị điện cảm tương ứng là L1, L2, L3; đồng thời, giữa các
vòng xoắn còn xuất hiện điện cảm tương hỗ M12, M13 và M23. Giá trị điện cảm chung
cho cuộn cảm là tổng các giá trị điện cảm thành phần trên:
L = L1 + L2 + L3 + M12 + M13 + M23

(1.13)

Như vậy, có thể thấy giá trị điện cảm sẽ phụ thuộc vào các kích thước và tổng
số vòng của cuộn cảm. Các kích thước của cuộn cảm gồm có đường kính ngoài Dout,
đường kính trong Din, khoảng cách S giữa 2 vòng kế tiếp nhau và độ rộng W của
đường kim loại.

Hình 1.11 Các kích thước của cuộn cảm [6]
12


Giá trị điện cảm tỷ lệ với số vòng, số vòng càng nhiều thì giá trị điện cảm
càng lớn. Đồng thời khi giảm W cũng sẽ làm tăng giá trị điện cảm. Tuy nhiên, tăng
số vòng cuốn sẽ làm tăng kích thước cuộn cảm trong khi giảm W sẽ làm tăng giá trị
điện trở ký sinh của cuộn cảm. Kích thước và giá trị ký sinh chính là rào cản để đạt
được giá trị điện cảm lớn. Vì vậy, trong thực tế công nghệ, các cuộn cảm được tích
hợp vào vi mạch thường có giá trị điện cảm nhỏ hơn 10nH và hệ số phẩm chất không
cao so với các cuộn cảm đặt bên ngoài vi mạch.
c. Mô hình hóa
Khi tính toán thiết kế, cuộn cảm trong vi mạch được mô hình hóa bởi một
cuộn cảm lý tưởng mắc song song hoặc nối tiếp một điện trở đặc trưng cho giá trị
điện trở ký sinh của cuộn cảm thực tế.

Hình 1.12 Mô hình hóa cuộn cảm trong vi mạch [6]