1
Lời giới thiệu
Khai thác, nghiên cứu cơ bản công nghệ mới là bớc không thể
thiếu trong việc cải tiến, nâng cao, cũng nh chế tạo mới các trang
thiết bị quân sự và dân sự nhằm đáp ứng việc hiện đại hoá công
nghiệp hoá của đất nớc. Cùng với sự phát triển vợt bậc của
nghành công nghệ thông tin, các công nghệ mới về các mạch tích
hợp vi điện tử, các mạch tổ hợp logic lập trình đợc ra đời đã làm
cho các sản phẩm quân sự cũng nh dân sự ngày càng hoàn thiện và
u việt hơn. Để tiến một bớc xa hơn trong việc cải tiến, chế tạo khí
tài quân sự nhằm đáp ứng chiến tranh điện tử hiện đại với tốc độ xử
lý cực kỳ cao, đòi hỏi phải có công nghệ tiên tiến phù hợp với tình
hình chung của thế giới.
Trên cơ sở phát triển từ các chíp PLA, hiện nay công nghệ na nô
đã đợc đa vào để chế tạo các mạch tích hợp lập trình đợc FPGA
và CPLD, nó đã làm cho mạch tích hợp logic lên đến hàng chục
triệu cổng, tốc độ đồng hồ lên đến 500 MHz. ứng dụng công nghệ
mới vào trong thiết kế chế tạo các thiết bị điện tử lập trình PLIC là
một bớc cần thiết cho tơng lai với một nớc đang phát triển nh
Việt Nam. Để đáp ứng đợc tính bảo mật trong quân sự cũng nh
tính phản ứng nhanh trong chiến tranh hiện đại cùng với nhu cầu
chuyên dụng hoá, tối u hoá (thời gian, không gian, giá thành),
tính chủ động trong công việc... ngày càng đòi hỏi khắt khe. Việc
đa ra công nghệ mới trong lĩnh vực chế tạo mạch điện tử để đáp
ứng những yêu cầu trên là hoàn toàn cấp thiết mang tính thực tế cao.
2
kế, tích hợp vào loại CPLD và FPGA cụ thể . Tài liệu đợc chia
thành 4 chơng:
- Chơng 1: Giới thiệu tổng quan tổ chức phần cứng của
ASIC. Giới thiệu tổng quan tổ chức các họ thiết bị cũng nh cấu
trúc của chúng (tài liệu giới thiệu cấu trúc ASIC của hãng Xilinx).
- Chơng 2: Giải pháp và tổ chức phần mềm đảm bảo. Giới
thiệu các phần mềm hỗ trợ thiết kế, ngôn ngữ lập trình.
- Chơng 3: Ngôn ngữ lập trình VHDL
- Chơng 4: Thiết kế ứng dụng cơ bản. Chơng này đợc thực
hiện với việc tích hợp các mạch điện tử trên cơ sở sử dụng ngôn ngữ
VHDL, để thiết kế bộ điều khiển động cơ bớc trên hai họ thiết bị
CPLD và FPGA.
Cuốn sách đợc dùng làm giáo trình giảng dạy bậc đại học và
sau đại học chuyên ngành điện, điện tử hoặc làm tài liệu tham khảo
cho các nghiên cứu sinh và cho những ai quan tâm đến cấu trúc và
lập trình ASIC.
Cuốn sách đợc biên soạn bởi PGS. TS. Nguyễn Tăng
Cờng và TS. Phan Quốc Thắng, ThS. Phạm Tuấn Hải, KS Lê Trọng
Nghĩa, do PGS. TS. Nguyễn Tăng Cờng chủ biên.
Nhân dịp này, tập thể tác giả xin bày tỏ lời cám ơn chân thành
nhất đến những ngời đã có nhiều đóng góp trong quá trình hoàn
thành tài liệu, đến các anh chị em Bộ môn Tự động và Kỹ thuật tính
thuộc Khoa Kỹ thuật Điều khiển, Học viện Kỹ thuật Quân sự, đặc
biệt phải kể đến sự hỗ trợ hiệu quả của TS. Đỗ Đình Nghĩa.
Do kinh nghiệm và thời gian hạn chế, tài liệu này chắc chắn
không thể tránh khỏi những thiếu sót. Rất mong nhận đợc các ý
kiến đóng góp và xây dựng của bạn đọc gần xa. ý kiến đóng góp xin
4

Chơng 1 : Giới thiệu tổng quan
tổ chức phần cứng của FPGA v CPLD
1.1 Giới thiệu công nghệ và giải pháp của Xilinx
Vào cuối những năm 70, các bảng mạch đợc thiết kế sẵn cùng
với các thiết bị chuẩn logic đợc a chuộng và thịnh hành . Sau đó
một số câu hỏi đợc đa ra rằng " Điều gì sẽ xảy ra nếu chúng ta
đa cho những ngời thiết kế khả năng thực hiện kết nối giữa các
thiết bị chuẩn logic khác nhau trong một thiết bị lớn hơn ? ". Điều
này cho phép những ngời thiết kế tích hợp đợc nhiều thiết bị
chuẩn logic hơn vào trong một thiết bị. Để có đợc sự linh hoạt
trong thiết kế, Ron Cline ngời của hãng Signetics
TM
đã đa ra ý
tởng bao gồm hai sơ đồ cho phép ngời thiết kế có thể lập trình
đợc.
Hai sơ đồ này cung cấp bất kỳ tổ hợp logic nào của các cổng
"AND" và "OR" mà chúng có thể đợc dùng chung với một số giới
hạn cổng "AND " thông qua các cổng "OR". Cấu trúc này đã trở nên
rất mềm dẻo, nhng tại thời điểm đó lớp đệm hình học 10 àm đã tạo
ra sự giữ chậm giữa đầu vào và đầu ra rất lớn, chính điều này đã làm
6
cho thiết bị hoạt động tơng đối chậm. Và cấu trúc này đợc gọi là
cấu trúc của PLA (Programmable Logic Array).

Cấu trúc này có các mắt lới của các đờng nối theo chiều
ngang và chiều đứng. Tại mỗi điểm giao nhau, chúng đợc nối với
nhau bằng một cầu trì. Với sự trợ giúp của các công cụ phần mềm,
ngời thiết kế có thể lựa chọn mối nối, mối nào không đợc nối thì
cầu trì tại điểm đó sẽ bị huỷ đi (Bị nung nóng và thổi đứt). Điều này
đợc thực hiện bởi một bộ nạp chơng trình.
Theo hình 1.2 các chân đầu vào đợc nối vào các đờng theo
chiều đứng, các đờng nằm ngang đợc nối với các cổng AND -
OR, lần lợt các đờng này đợc nối với các Flip-Flop chuyên dụng
(Chẳng hạn nh Flip-Flop loại D, T, RS). Các PLDs (Programmable
Logic Device) trong một IC đóng gói đơn có số cổng nhiều hơn 50
lần các thiết bị logic chuyên biệt. Điều này nó đã thể hiện một sự
tiến bộ rõ rệt, đấy là cha đề cập đến một số thiết bị cần phải đợc
giản lợc hoá để có độ tin cậy cao hơn các thiết bị chuẩn logic .
Công nghệ PLD đã phát triển từ những ngày còn rất sớm, chẳng
8
hạn nh công ty Xilinx, họ đã đa ra sản phẩm CMOS với nguồn
tiêu thụ siêu thấp dựa trên công nghệ bộ nhớ flash. Các PLD flash
cho phép khả năng lập trình và xoá bằng điện cho thiết bị nhiều lần
đã trở nên thích hợp hơn so với các chíp thế hệ cũ, các loại chip mà
với thời gian xoá chơng trình hơn 20 phút bằng tia cực tím .
1.1.1. Complex Programmable Logic Devices (CPLDs)
Tạm dịch là các thiết bị logic cho phép lập trình phức hợp, họ
thiết bị này là kết quả của việc tăng mật độ của họ SPLDs
(Programmable Logic Device) lên nhiều lần. Khái niệm này đợc
hiểu nh sau : tăng một số khối PLD hoặc các macrocell (xin đợc
để nguyên nghĩa và giải thích ở phần cấu trúc của CPLD) ở trong

trong một khuôn dạng rất nhỏ. Điều này đã đa ra một giải pháp
tuyệt vời cho những ngời thiết kế cần sản phẩm của mình đợc
đóng gói nhỏ gọn với diện tích bo mạch bị giới hạn về không gian.
Họ Xilinx CoolRunner CPLDs luôn có mặt trong các đóng gói cùng
với các chip đời mới. Chẳng hạn nh chip CP56 CPLD có khoảng
cách các chân là 0,5 mm và với kích thớc bao nhỏ không đáng kể
10
6x6mm và điều này cho phép đa ra một sản phẩm nhỏ gọn cùng
với mức độ tiêu thụ nguồn thấp .
1.1.2. Field Programmable Gate Arrays ( FPGAs)
Mảng cổng cho phép lập trình đợc. Năm 1985, công ty Xilinx
đã đa ra một ý tởng mới : Đó là sự kết hợp giữa những điều khiển
ngời dùng, thời gian đa sản phẩm PLD (Programmable Logic
Device) ra thị trờng cùng với mật độ tích hợp, giá của các ma trận
cổng. Điều này đã cho ra đời thiết bị FPGA và cho đến nay Xilinx
vẫn là nhà phân phối số 1 trên toàn thế giới về họ thiết bị này. Một
FPGA có cấu trúc của các Logic Cell hoặc các Module và các
đờng nối (Xem hình 1.4), các đờng nối này nằm dới sự điều
khiển của ngời thiết kế. Có nghĩa là bạn có thể thiết kế, lập trình và
thay đổi mạch của bạn bất cứ khi nào bạn muốn . Với họ FPGA
ngày nay khả năng tích hợp của nó đã vợt qua giới hạn 10 triệu
cổng ( Họ Xilinx Virtex
TM
- II và Virtex
TM
- 4 FPGA hiện đang giữ kỷ
lục).Với sự giới thiệu của họ sản phẩm Spartan FPGA hiện nay,

+ SRAM xác định đơn vị logic trong bảng LUT ( Look Up
Table )
( Mỗi một LUT là một bộ tạo chức năng hay bộ tạo hàm với N
đầu vào và một đầu ra, có thể thực hiện bất cứ chức năng logic nào
với N đầu vào của nó. N thờng nằm giữa 2 và 6, thông thờng các
LUT có 4 đầu vào ).

Hình 1.6 . Cấu trúc của OTP FPGA (OTP Logic Cell)
- Loại OTP cho phép lập trình một lần :
+ Các đờng nối không đợc phép nối nh dạng cầu chì ( Nối
cố định ).
+ Logic là các cổng truyền thống .
Trong SRAM Logic Cell, thay vì các cổng thông thờng, một
LUT ( bộ tạo hàm ) sẽ xác định các đầu ra dựa vào giá trị cuả các
đầu vào. Nh hình 1.5 ta thấy sáu tổ hợp khác nhau của bốn bít vào
13
xác định các giá trị của đầu ra, các bit này cũng đợc dùng để thực
thi các kết nối. Trong OTP FPGAs sử dụng kết nối
giữa các đờng theo dạng nối ngợc ( Có nghĩa ngợc với cầu trì, sự
kết nối đợc tạo ra và không bị nóng chảy trong suốt thời gian nạp
chơng trình), nhằm tạo ra các kết nối cố định trong chip. Hơn nữa,
OTP FPGA không cần SPROM nào khác, điều đó có nghĩa là nạp
cấu hình vào thẳng FPGA. Tuy nhiên mỗi lần thay đổi một thiết kế
bạn phải vứt bỏ đi một chip. Loại OTP Logic Cell có cấu trúc tơng
tự nh họ PLD (Programmable Logic Device), bao gồm các cổng và
flip - flop chuyên dụng nh Flip-Flop loại D , T , hay RS .
1.2. Giới thiệu các họ thiết bị của Xilinx

TM
dựa trên FPGA, giải pháp cho sự thực hiện DSP
cha từng có (Nhanh gấp 100 lần bộ xử lý DSP hàng đầu).
- Empower ! Kỹ thuật xử lý dành cho xử lý hệ thống đòi hỏi sự
thực hiện cao và mềm dẻo.
Với dải mật độ từ 40.000 đến 10 triệu cổng hệ thống , Virtex-II
đa ra bộ nhớ hệ thống đợc mở rộng và bộ DSP flash thông qua kết
cấu nhúng IP (Lõi sở hữu trí tuệ). Họ Xilinx Virtex là họ đầu tiên
của FPGA mà nó đa ra một triệu cổng hệ thống và đợc giới thiệu
vào năm 1998. Dòng sản phẩm Virtex về cơ bản đã đợc định nghĩa
lại tất cả các đơn vị logic lập trình bởi việc mở rộng các khả năng
của FPGA truyền thống để có đặc tính mạnh hơn, nó đợc dùng cho
các thiết kế hệ thống thực thi cao. Các thiết bị mới nhất đợc đa ra
với họ sản phẩm Virtex-E và đợc công bố năm 1999 với hơn ba
triệu cổng hệ thống. Virtex-EM giới thiệu năm 2000 và là họ FPGA
đầu tiên đợc sản xuất với qui trình mạ đồng đã đợc cải tiến và
thêm vào bộ nhớ trong chip để dùng trong các ứng dụng chuyển
mạch mạng.
Họ Spartan FPGAs :
Họ Spartan FPGA là ý tởng dùng cho các ứng dụng với số
lợng lớn, giá thành thấp, chúng đợc đa vào các thiết bị đích
nhằm thay thế các chip logic cố định và các sản phẩm chuyên dụng,
16
chẳng hạn nh các chip giao tiếp bus. Năm thành viên của họ này là
Spartan-3 (1.2v), Spartan-IIE (1.8 v), Spartan-II (2.5 v) và SpartanXL
(3.3v), Spartan(5v). ở tài liệu này xin giới thiệu họ sản phẩm
Spartan-3.

* Mỗi khối RAM 18Kb coi nh một RAM đơn cổng hoặc lỡng
cổng .
* Cung cấp các bội số của tỷ số tơng quan, chuyển đổi độ rộng dữ
liệu, tính chẵn lẻ.
* Cung cấp cho các ứng dụng gồm: bộ đệm dữ liệu, FIFO, và các bộ
đệm khác.
+/ Giao tiếp bộ nhớ
* Cho phép giao tiếp điện với các chuẩn nh HSTL, SSTL, cho phép
thực hiện kết nối với bộ nhớ thông thờng.
+/ Các bộ nhân
* Cho phép các phép tính toán học và số học đơn giản cũng nh các
chức năng nâng cao của DSP.
* Cung cấp 104 bộ nhân 18x18 với các phép nhân18 bit dấu hoặc 17
bit không dấu, cho phép nối tầng để tăng độ rộng số bit.
* Các bộ nhân hệ số hằng : Bộ nhớ on - Chip và các Logic Cell làm
việc chặt chẽ với nhau để xây dựng các bộ nhân với các toán hạng là
hằng số.
* Bộ nhân Logic cell : Thực hiện thuật toán thông thờng chẳng hạn
18
nh Baugh Wooly, Booth, cây Wallance ...
* Các bộ DCM (Digital Clock Manager - Bộ quản lý đồng hồ số)
thực hiện việc quản lý đồng hồ số phức tạp mà không bị ảnh hởng
của các tác nhân kích thích mang tính hệ thống nh, nhiệt độ, sự
biến thiên điện áp, và các vấn đề khác mà ví dụ điển hình là thờng
xảy ra với các bộ PLL (Phase Lock Loop - các vòng khoá pha) đợc
tích hợp trong FPGA.
* Bộ tạo tần số mềm dẻo từ 25 MHz đến 325 MHz.

cao, hoặc dữ liệu có dạng thô
đợc lu trữ trong DSP và các
20
ứng dụng mã hoá, xử lý đờng
ống nhanh .
Các khối nhân 18x18 . - Dùng cho việc xử lý DSP tốc độ
cao; Sự sử dụng các bộ nhân kết
hợp với kết cấu khung dữ liệu
cho phép thực hiện DSP song
song siêu nhanh.
Tín hiệu đầu cuối (lên tới 622
Mbps) định dạng theo các chuẩn
LVTTL, LVCMOS, GTL, GTL+,
PCI, HSTL-I, II, III, SSTL- I, II .
- Cho phép kết nối các chíp đang
dùng với các chip, bộ nhớ khác,
và từ các chip đang dùng tới các
chuẩn tín hiệu ở mạch phản hồi,
loại bớt sự cần nhiều IC chuyển
đổi .
Bộ quản lý đồng hồ số ( DCM ) - Loại trừ sự giữ chậm đồng hồ
mức board và on-chip, nhân chia
tức thì, có thể giảm đợc tốc độ
đồng hồ phù hợp ở mức board,
giảm số bộ đồng hồ trên bo
mạch. Có thể điều chỉnh pha
đồng hồ đảm bảo độ chính xác

việc, vì vậy nó phù hợp với các ứng dụng mà cần quan tâm nguồn,
22
chẳng hạn nh nguồn ắc qui, các ứng dụng xách tay. Để quyết định
chọn lọai thiết bị nào phù hợp với tiêu chuẩn thiết kế, cần phải xem
thêm các thông tin chi tiết về loại thiết bị mà bạn cần, chẳng hạn
nh : Mật độ cổng, số thanh ghi, số chân vào ra, tốc độ yêu cầu,
đóng gói chân, tiêu thụ nguồn, chức năng mức hệ thống...
Họ XC9500 ISP ( Họ này cho phép lập trình mức hệ thống )
Họ XC9500 với sự thực thi cao, giá thành thấp là mục tiêu cho
các ứng dụng có nhu cầu phát triển, nâng cấp thiết kế. Họ XC9500
có dải mật độ từ 36 đến 288 Macrocell (Xin giải thích ở phần cấu
trúc CPLD và FPGA mục 1.3 chơng I), làm việc ở điện áp 2.5 Volt
(XC9500 XV), 3.3 Volt (XC9500 XL), 5 Volt (XC9500 ).
Các thiết bị này cho phép lập trình ở mức hệ thống ISP, điều
này cho phép sử dụng lại các thiết kế trong suốt thời gian thử mẫu,
gỡ rối hệ thống, nâng cấp, test trớc khi xuất xởng.
Dựa vào các kỹ thuật xử lý tiên tiến, họ XC9500 đa ra sự bảo
hành nhanh (Chỉ cần file chơng trình đợc đóng gói và nạp lại),
cho phép khoá chân ngời dùng, giao tiếp đợc với chuẩn JTAG. Tất
cả các họ XC9500 có đặc tính tin cậy tuyệt vời với 10.000 lần nạp
xoá và lu trữ dữ liệu trong vòng 20 năm.
- Họ XC9500 5 V : Là một trong số 6 thiết bị dải từ 36 đến 288
Macrocell với các kiểu đóng gói chân đa dạng. Các chân vào ra cho
phép giao tiếp trực tiếp với hệ thống 3V và 5 V (VccIO - chân giao
tiếp ngời dùng), với các phiên bản mới nó trở nên rất dễ sử dụng
với các đóng gói theo kiểu CSP (Chip Scale Package), BGA (Ball
Grid Array) và cho phép truy cập đến 192 tín hiệu.

các hệ thống mũi nhọn cần sự phát triển tiếp theo và khả năng nâng
cấp thiết kế. Họ này đa ra sự thực thi cha từng có với độ tin cậy
lập trình cao nhất, giá thành thấp nhất. Họ XC9500 XL bổ sung mật
độ cao hơn Xilinx FPGA để đa ra giải pháp logic tổng thể trong
môi trờng phát triển tích hợp . Các đặc tính chính của họ này nh
sau :
* Điểm mạnh chính :
+/ Giá thành thấp nhất trên mỗi Macrocell.
+/ Cấu trúc khoá chân tiên tiến nhất hiện có .
+/ Khả năng lập trình cao nhất, giảm sự rủi ro hệ thống
+/ Bổ sung cho họ Xilinx 3.3 V FPGA.
* Sự thực thi :
+/ Tốc độ truyền tín hiệu giữa chân tới chân 5ns .
+/ Tần số hệ thống 222 MHz .
* Tính năng cấu trúc mạnh:
25
+/ Có các khối chức năng lên tới 54 đầu vào .
+/ Có tới 90 tích số nhân trên mỗi Macrocell.
+/ Cho phép định tuyến nhanh thông qua ma trận chuyển
mạch CONNECT
TM
II.
+/ Có ba bộ đồng hồ toàn cục và cho phép chuyển đổi vị trí
giữa chúng.
+/ Có đờng OE (Output Enable) trên mỗi đầu ra riêng biệt,
cho phép chuyển đổi vị trí .
* Độ tin cậy cao nhất