Quy trình thiết kế và sản xuất vi mạch

Giả định chúng ta muốn thiết kế một hệ thống SoC
(System on Chip).
Hệ thống này bao gồm 1 CPU
32 bit, một system bus 32 bit, một loạt
các thiết bị ngoại vi khác như: điều khiển memory, điều khiển xuất
nhập, điều khiển USB
..., tất cả các module trên được gắn với system
bus. Nhìn chung qui trình thiết hệ sẽ được diễn ra như dưới đây.

1. System design

Phần thiết kế này đặc biệt quan trọng, người thiết kế thường là trưởng
dự án. Người thiết kế phải lý giải 100% hệ thống sắp thiết kế. Người
thiết kế cần phải hiểu rõ nguyên lý hoạt động của toàn bộ hệ thống,
các đặc điểm về công nghệ, tốc độ xử lý, mức tiêu thụ năng lượng,
cách bố trí các pins, các lược đồ khối, các điều kiện vật lý như kích
thước, nhiệt độ, điện áp...

Tất cả các bước thiết kế trong system design đều được diễn ra mà
không có sự hỗ trợ đặc biệt nào từ các công cụ chuyên dụng.

Sau khi có bản thiết kế (yêu cầu) hệ
thống, trưởng dự án sẽ chia nhỏ
công việc ra cho từng đội thiết kế. Mỗi đội sẽ đảm nhận một bộ phận
nào đó trong hệ thống, ví dụ đội CPU, đội bus, đội peripheral, đội phần
mềm, đội test...

2. Function design


/* 2-1 SELECTOR */
module SEL ( A, B, SEL, OUT );
input A, B, SEL;
output OUT;

assign OUT = SEL2_1_FUNC ( A, B, SEL );

function SEL2_1_FUNC;
input A, B, SEL;
if ( SEL == 0 )
SEL2_1_FUNC = A;
else
SEL2_1_FUNC = B;
endfunction

endmodule
Thông thường các file text như trên được gọi là các file RTL (trường
hợp viết bằng ngôn ngữ Verilog hoặc VHDL).

Để kiểm tra chính đúng đắn của mạch điện, người ta dùng một công cụ
mô phỏng ví dụ như NC-Verilog (Native Code Verilog) hay NC-VHDL
của hãng Cadence
, ModelSim của hãng Mentor Graphics. Quá trình
debug sẽ được lặp đi lặp lại trên máy tính cho tới khi thiết kế thoả mãn
yêu cầu từ team leader. Thành quả của thành viên là các file RTL.

Team leader sẽ tổng hợp các file RTL từ thành viên, ghép các module


Kết quả của bước Synthesis này là các "net-list" cấu trúc theo một tiêu
chuẩn nào đó, thường là EDIF (Electronic Design Interchange Format).

Net-list đánh dấu sự hoàn thành thiết kế SoC ở mức độ "thượng lưu".

4. Layout design

Phần này là khởi đầu cho thiết kế mức "hạ lưu", thường được đảm
nhiệm b
ởi chuyên gia trong các hãng sản xuất bán dẫn. Họ sử dụng
các công cụ CAD
để chuyển net-list sang kiểu data cho layout. Netlist
sẽ trở thành bản vẽ cách bố trí các transistor, capacitor, resistor,... Ở
đây phải tuân thủ nghiêm ngặt một thứ gọi là Design Rule. Ví dụ chip
dùng công nghệ 65nm thì phải dùng các kích thước là bội số của
65nm...

Keyword: DRC (design rule check), LVS (layout versus schematic),
layout design

5. Mask pattern design

Bước kế tiếp của layout design là mask pattern. Phần này thực ra
giống hệt với artwork trong thiết kế bản in. Các bộ mask (cho các bước
sản xuất khác nhau) sẽ được tạo ra dưới dạng data đặc biệt. Mask data
sẽ được gửi tới các nhà sản xuất mask để nhận về một bộ mask kim
loại phục vụ cho công việc sản xu
ất tiếp theo.


Tất cả được thực hiện trong môi trường siêu sạch (ultra clean room).
Sau đây là một số processes trong clean room:

* Rửa (wet process): đây là bước làm sạch wafer bằng các dung dịch
hóa học. Ví dụ APM (hỗn hợp NH4OH/H2O2/H2O) dùng để làm sạch
các particle như bụi trong không khí, bụi từ người bay ra; HPM (hỗn
hợp HCl/H2O2/H2O) dùng làm sạch các tạp chất và kim loại hiếm (Cu,
Au, Pt...); HPM (hỗn hợp H2SO4/H2O2) làm sạch các tạp chất hữu cơ
(resist) và kim loại (Ze, Fe...); DHF (axit HF loãng) dùng để loại bỏ các
phầ
n SiO2 không cần thiết. Từ khóa: RCA, LAL800, ultra clean
technology

* Ô-xi hóa (Oxidation): tạo SiO2 trên bề mặt wafer trong đó lớp SiO2
mỏng cỡ 1 tới 2 nanomet sẽ trở thành gate của transistor. Từ khóa:
cấu tạo và nguyên lý hoạt động của MOSFET, ITRS (International
Technology Roadmap for Semiconductor), LOCOS (local oxidation of
silicon), STI (Swallow Trench Isolation)

* CVD (Chemical Vapor Deposition): tạo các lớp film mỏng trên bề mặt
wafer bằng phương pháp hóa học (SiO2, Si3N4. Poly-Si, WSi2). Ví dụ
có thể dùng CVD ở áp suất thấp trong môi trường SiH4 và H2 để tạo ra
lớp poly-Si (Si đa tinh thể) để làm điện cự
c cho transistor. Từ khóa:
CVD, LPCVD, poly-Silicon, batch process

* Cấy Ion (Ion implantation): Sử dụng các nguồn ion năng lượng cao
(vài chục tới vài trăm keV, nồng độ cỡ 2E-15 cm-3) bắn trực tiếp lên
bề mặt Si nhằm thay đổi nồng độ tạp chất trong Si. Ví dụ bắn các ion
As để tạo ra vùng n+ để làm source và drain cho MOSFET. Từ khóa: