Download miễn phí Luận văn Nghiên cứu phát triển các hệ FPGA với ứng dụng trong thiết kế các hệ DSP chuyên dụng
MỤC LỤC
LỜI NÓI ĐẦU.1
CHƯƠNG 1: TỔNG QUAN VỀ CÔNG NGHỆ FPGA.4
1.1. Giới thiệu chung về FPGA 4
1.1.1. Sự phát triển của các thiết bị khả trình . 4
1.1.2. Field Programmable Gate Array (FPGA) . 6
1.1.3. Các công nghệ lập trình FPGA . 8
1.2. Các ứng dụng của FPGA .14
1.3. Giới thiệu các loại thiết bị FPGA của Xilinx .15
1.3.1. Các loại FPGA trên thị trường . .15
1.3.2. Kiến trúc tổng quát FPGA của Xilinx . .16
1.3.3. FPGA Virtex-II Xilinx . .17
1.3.3.1 Khối vào/ra (IOBs) . 19
1.3.3.2 Cấu hình khối logic (CLB) . 21
1.3.3.3 Tài nguyên kết nối . .28
1.4. Bo mạch phát triển XtremeDSP Development Kit II .28
1.4.1 Kênh ADC . 31
1.4.2 Kênh DAC . .32
1.4.3 Bộ nhớ ZBT SRAM . .34
1.4.4 Reset .34
1.4.5 Cấu trúc BUS .35
1.4.6 LEDs . .36
1.4.7 Đồng bộ toàn hệ thống . .36
KẾT LUẬN CHƯƠNG 1 .38
CHƯƠNG 2: XỬ LÝ TÍN HIỆU SỐ (DSP) VÀ ỨNG DỤNG CỦA DSP TRÊN CÔNG NGHỆ FPGA .39
2.1. Khái quát chung về xử lý tín hiệu số .39
2.1.1. Hệ thống xử lý tín hiệu số . .39
2.1.2. Mô hình hệ thống DSP . .43
2.2. Vai trò của FPGA trong các hệ xử lý tín hiệu số (DSP) .44
2.3. Một số trường hợp ứng dụng .51
2.3.1. Bộ giải mã Viterbi . .51
2.3.2. Bộ lọc số . 54
2.3.3. Số học phân bố nối tiếp . .56
2.3.4. Số học phân bố song song . .64
KẾT LUẬN CHƯƠNG 2. .65
CHƯƠNG 3: NGHIÊN CỨU CÁC PHƯƠNG PHÁP SỐ LỌC MỤC TIÊU DI ĐỘNG CHO CÁC ĐÀI RAĐA .67
Đặt vấn đề .67
3.1. Cấu trúc chùm tín hiệu phản xạ về từ mục tiêu . .68
3.1.1. Cấu trúc của tín hiệu phản xạ . 68
3.1.2. Cấu trúc chùm tín hiệu rađa phản xạ từ mục tiêu . .69
3.2. Phương án lọc mục tiêu di động .71
3.2.1. Cơ sở chung . .71
3.2.2. Bộ tách sóng pha . .74
3.3. Đặc điểm xây dựng các hệ thống số tách mục tiêu di động 77
3.3.1. Các bộ lọc dùng tách mục tiêu di động . . 77
3.3.2. Hệ thống TMD dựa trên bộ bù khử số qua chu kỳ .82
3.3.3. Tách mục tiêu di động bằng phương pháp MTD dựa trên phép biến đổi Fourier nhanh .83
3.3.3.1. Các phương án tổ chức dữ liệu . . . 85
3.3.3.2. Hệ thống TMT dựa trên phép biến đổi Fourier nhanh . .88
3.3.3.3. MTD dùng bộ lọc số dựa trên phép biến đổi Fourier nhanh.89
3.3.3.4. Các phương pháp thực hiện thuật toán FFT . .90
KẾT LUẬN CHƯƠNG 3 92
CHƯƠNG 4: ỨNG DỤNG SYSTEM GENERATOR ĐỂ TẠO CẤU HÌNH CÁC BỘ DSP PHỤC VỤ XỬ LÝ TÍN HIỆU RAĐA . .93
4.1. System Generator . .93
3.4.1. Một vài đặc điểm khi xây dựng mô hình System Generator . .95
3.4.2. Đồng mô phỏng và nạp cấu hình cho FPGA . 98
4.2. Tạo cấu hình các bộ DSP phục vụ xử lý tín hiệu rađa . .100
4.2.1. Bộ lọc không đệ quy (FIR) . . .100
4.2.2. Bộ biến đổi FFT/IFFT . .105
KẾT LUẬN CHƯƠNG 4 . .110
KẾT LUẬN CHUNG . .111
TÀI LIỆU THAM KHẢO.113
PHỤ LỤC .
http://s1.liketly.com/flash/edoc/jh2i1fkjb33wa7b577g9lou48iyvfkz6-swf-2014-01-17-luan_van_nghien_cuu_phat_trien_cac_he_fpga_voi_ung.BGjATL6dQV.swf /tai-lieu/de-tai-ung-dung-tren-liketly-54367/Để tải bản Đầy Đủ của tài liệu, xin Trả lời bài viết này, Mods sẽ gửi Link download cho bạn sớm nhất qua hòm tin nhắn.Ai cần download tài liệu gì mà không tìm thấy ở đây, thì đăng yêu cầu down tại đây nhé:
Nhận download tài liệu miễn phí
Tóm tắt nội dung tài liệu:
ố lượng phần tử lập trình có thể có các đặc tính khác. Về mặt chế tạo, các phần tử lập trình nếu có thể chế tạo theo công nghệ CMOS chuẩn là tốt nhất. Dưới đây sẽ trình bày chi tiết các công nghệ lập trình FPGA.
a. Công nghệ lập trình dùng RAM tĩnh
Hỡnh 1.3 Cụng nghệ lập trỡnh RAM tĩnh .
Cổng transitor
Bộ dồn kênh
Transistor truyền
RAM
Cell
Dây nối
Dây nối
Đường gọi ra
Dây nối
MUX
RAM
Cell 2
RAM
Cell 1
Dây nối
Dây nối
RAM
Cell
Công nghệ lập trình dùng RAM tĩnh (SRAM) sử dụng công nghệ CMOS tiêu chuẩn. Các kết nối lập trình được điều khiển bằng các transistor khác trên chíp hay bật (On) các transistor truyền dẫn cũng như các cổng transistor để tạo một kết nối hay tắt (Off) để ngắt kết nối.
Trong trường hợp transistor truyền dẫn và cổng transistor như hình trên, phần tử RAM Cell điều khiển cổng truyền bật hay tắt. Khi tắt giữa hai dây nối với cổng truyền dẫn sẽ có một trở kháng rất cao. Khi bật nó sẽ tạo một trở kháng thấp kết nối giữa hai dây nối. Đối với bộ dồn kênh, SRAM Cell điều khiển ngõ nhập nào của bộ dồn kênh sẽ được nối với ngõ ra của nó. Cách này thường dùng để kết nối tuỳ chọn từ một hay nhiều ngõ nhập của một khối
logic.
Trong các FPGA sử dụng công nghệ lập trình SRAM, các khối logic có thể được kết hợp với nhau qua cách kết hợp cả bộ dồn kênh (Multiplexer) và cổng truyền dẫn (pass-gate). Vì SRAM là bộ nhớ bay hơi, các FPGA này phải được tái cấu hình mỗi khi cấp nguồn cho chíp. Điều này có nghĩa là hệ thống sử dụng các chíp này phải có một số cơ chế lưu trữ thường trực cho các bit của RAM Cell, chẳng hạn ROM hay đĩa từ. Các bit của RAM Cell có thể được nạp vào FPGA một cách tuần tự hay định địa chỉ như một phần tử của mảng (theo cách thông thường của một RAM).
Các chíp được thực hiện theo công nghệ SRAM có diện tích khá lớn, bởi vì cần ít nhất 5 transistor cho mỗi RAM Cell cũng như các transistor cần thêm cho cổng truyền dẫn hay bộ dồn kênh. Ưu điểm của kỹ thuật này là cho phép FPGA có thể được tái cấu hình ngay trên mạch rất nhanh và nó có thể được chế tạo bằng công nghệ CMOS chuẩn.
b. Các thiết bị lập trình cầu chì nghịch (Anti-fuse)
Công nghệ lập trình anti-fuse được sử dụng trong các FPGA của Actel-Corp, Quick Logic và Cross Point Solution. Tuy anti-fuse được sử dụng trong các loại FPGA này có cấu tạo khác nhau, nhưng chức năng của chúng là như nhau. Một anti-fuse bình thường sẽ ở trạng thái cao, nhưng có thể bị “nóng chảy” thành trạng thái điện trở thấp khi được lập trình ở điện thế cao. Dưới đây sẽ giới thiệu cấu tạo của các anti-fuse của Actell và Quick Logic.
Anti-fuse của Actell được gọi là PLICE. Nó cấu trúc hình chữ nhật gồm 3 lớp: Lớp dưới cùng chứa các silic mang nhiều điện tích dương (n+diffusion), lớp giữa là một lớp điện môi (Oxy-Nitơ-Oxy cách điện), và lớp trên cùng là Poly-Silic.
n+diffusion
Poly-Si
metal 1 wire
anti-fuse
metal 2 wire
b) Cấu trúc
n+diffusion
silicon substrate
dielectric
Oxide
Poly_si
a) Mặt cắt ngang
Hình 1.4 Công nghệ lập trình cầu chì nghịch PLICE
Anti-fuse PLICE được lập trình bằng cách đặt một điện thế cao thích hợp (18V) giữa hai đầu của anti-fuse và dòng điều khiển khoảng 5mA qua thiết bị. Dòng và áp này tạo ra một nhiệt lượng đủ nóng bên trong lớp điện môi làm nó nóng chảy và tạo ra một liên kết dẫn điện giữa các điện cực. Các transistor chịu được các điện thế cao được chế tạo bên trong FPGA để đáp ứng cho dòng và điện áp đủ lớn. Cả hai lớp dưới cùng và trên cùng của cầu chì nghịch được nối với các dây kim loại để khi được lập trình cầu chì nghịch sẽ tạo ra một kết nối có trở kháng thấp (300W đến 500W) giữa hai dây kim loại.
Anti-fuse của Quick-Logic được gọi là ViaLink. Nó tương tự như PLICE cũng có ba lớp kim loại. Tuy nhiên, ViaLink sử dụng kim loại mức 1 cho lớp dưới cùng, một hợp chất vô dịnh hình cho lớp giữa và kim loại mức 2 cho lớp trên cùng. Khi ở trạng thái không được lập trình, anti-fuse có trở kháng hàng gigaôm, nhưng khi được lập trình nó sẽ tạo ra một kết nối giữa hai lớp kim loại trở kháng khoảng 80W. Anti-fuse được chế tạo bằng cách thêm 3 mặt nạ đặc biệt trong quy trình chế tạo CMOS thông thường.
ViaLink anti-fuse được lập trình bằng cách đặt một điện thế 10V giữa các đầu của nó, dòng được cấp đủ, trạng thái của Silic vô định hình sẽ thay đổi và tạo ra một liên kết điện giữa hai lớp kim loại. Diện tích các chíp sử dụng kỹ thuật anti-fuse rất nhỏ so với công nghệ khác. Tuy nhiên, bù lại cần có không gian lớn cho các transistor điện thế cao cần để giữ cho dòng và áp cao lúc lập trình. Nhược điểm của anti-fuse là quy trình chế tạo chúng phải thay đổi so với quy trình chế tạo SMOS.
oxide
Silic vụ định hỡnh
metal 2
metal 1
Hình 1.5 Công nghệ lập trình cầu chì nghịch ViaLink
c. Công nghệ lập trình dùng EPROM và EEROM
điện trở nguồn
+5v
EPROM transistor
Bit line
gnd
Word line
Floating Gate
Select Gate
Hình 1.6 Công nghệ lập trình EPROM transistor
Công nghệ được dùng trong các FPGA của Altera Corp, và Plus Logic. Công nghệ này giống như sử dụng trong bộ nhớ EPROM. Không giống CMOS transistor đơn giản, một EPROM transistor gồm hai cổng, một cổng treo (floating-gate) và một cổng chọn (select-gate). Cổng treo được đặt giữa cổng chọn và kênh dẫn của transitor, cổng này được gọi như thế vì nó không có kết nối điện đến bất kỳ mạch nào.
ở trạng thái bình thường không được lập trình, không có điện tích giữa cổng treo (floating-gate) và transitor có thể chuyển sang trạng thái ON một cách bình thường bằng cổng chọn (select-gate). Khi transistor được lập trình bằng một dòng điện lớn chạy giữa nguồn và kênh, một điện tích được giữ lại ở cổng treo. Điện tích này làm transistor chuyển sang trạng thái OFF. Bằng cách này, EPROM transistor có thể có chức năng của một phần tử lập trình được. Một EPROM transistor có thể được tái lập trình bằng cách huỷ bỏ lớp điện tích được giữ lại ở cổng treo (phơi dưới ánh sáng cực tím sẽ kích hoạt các electron chuyển từ cổng vào chất nền của transistor).
EPROM transistor được sử dụng trong FPGA theo cách khác với SRAM và anti-fuse thay vì dùng cho lập trình kết nối hai dây, EPROM transistor được sử dụng để “kéo xuống” các ngõ nhập của logic-block.
Như hình vẽ (1.6), một đường dây gọi là “word line” (theo thuật ngữ bộ nhớ) được nối với cổng chọn của EPROM transistor, khi transistor chưa được lập trình ở trạng thái ON. “Word line” có thể làm cho “bit line” không được nối với ngõ nhập của logic-block vì bị kéo về mức logic không. Nhiều EPROM transistor ứng với nhiều “word line” được nối với cùng một “bit line”, khi một điện kéo lên nguồn nối với “bit line”, mô hình không những cho EPROM transistor thực hiện các kết nối mà còn thực hiện các chức năng logic AND nối dây (wired-AND). Nhược điểm của phương pháp này là các điện trở tiêu tốn năng lượng cố định.
Một ưu điểm của EPROM transistor là chúng có thể tái lập trình mà không cần bộ nhớ bên ngoài. Tuy nhiên, không giống SRAM, EPROM transistor không thể được tái lập trình ngay trên bo mạch.
Phương ...
