Download miễn phí Luận văn Thiết kế bộ lọc tín hiệu số trên công nghệ FPGA với công cụ Matlab và EDA cảu XILINX



MỤC LỤC
Trang
MỞ ĐẦU . . 1
Chương 1: TỔNG QUAN VỀTÍN HIỆU VÀ CHỌN LỌC TÍN HIỆU .4
1.1 Tín hiệu tương tự(Analog) và tín hiệu số(Digital) . .4
1.1.1.Khái niệm, phân loại tín hiệu và hệxửlý tín hiệu . . 4
1.1.2 Hệxửlý số. . . 12
1.2 Các bộbiến đổi tín hiệu tín hiệu tương tự-số(ADC)
và bộbiến đổi số-tương tự(DAC) . . 19
1.2.1 Bộbiến đổi DAC :. . 19
1.2.2 Bộbiến đổi ADC : . . 22
1.3 Bộlọc sốvà cơsởtoán học của nó . 24
1.3.1: Tổng quan vềbộlọc số: . . . 25
1.3.2: Công cụtoán học đểthiết kếbộlọc số . . . 28
Chương 2 : TỔNG QUAN VỀCẤU TRÚC FPGA CỦA HÃNG XILINX
VÀ PHẦN MỀM HỖTRỢTHIẾT KẾWEBPACK ISE . 32
2.1 Tổng quan vềcấu trỳc FPGA của XILINX . . 32
2.1.1. Sựhình thành và phát triển của FPGA và CPLD. . . 32
2.1.2. Giới thiệu các họthiết bịcủa Xilinx . 38
2.1.3. Cấu trúc FPGA của hãng Xilinx . 44
2.2 Phần mềm thiết kếWEBPACK ISE . 52
2.2.1. Giới thiệu sơlược: . 52
2.2.2. Cụng cụthiết kế: . 52
2.2.3. Lõi sởhữu trí tuệcủa Xilinx ( IP_Core ): . . 55
2.2.4. Giới thiệu ngôn ngữVHDL . . 55
Chương 3 : HỖTRỢTHIẾT KẾCỦA MATLAB VÀ EDA
VỚI BỘLỌC SỐ . 63
3.1 Phương pháp thiết kếtheo mô hình:. . 63
3.1.1.Giới thiệu: . . 63
3.1.2.Kết luận . . 68
3.2 Sựhỗtrợcủa Matlab với thiết kếbộlọc số(FDATool) . 68
3.2.1. Tổng quan vềhộp công cụthiết kếbộlọc số(FDATool) . 68
3.2.2. Thiết kếbộlọc theo phương pháp sửdụng các hàm chức năng: . . 73
3.2.3. Thiết kếbộlọc theo phương pháp sửdụng giao diện của
FDATool.:. 77
3.2.4. Phân tích một sốcấu trúc của các hàm thông dụng
trong thiết kếbộlọc: . . 83
3.3 Sựhỗtrợthiết kếcủa EDA (phần mềm ISE): . . 85
Chương 4 : THIẾT KẾBỘLỌC TÍN HIỆU SỐDẠNG FIR . . 87
4.1 Kết cấu cho các kiểu lọc tần sốdạng FIR: . 87
4.1.1. Bộlọc thông thấp lý tưởng . . 88
4.1.2. Bộlọc thông cao lý tưởng . . 90
4.1.3. Bộlọc dải thông lý tưởng . . 91
4.1.4. Bộlọc dải chặn lý tưởng . 93
4.1.5 .Nhận xét . . 95
4.2 Cấu hình tổng quát của bộlọc FIR . 92
4.3 Tổng hợp hệthống theo phương pháp mô hình hoá đối tượng . . 95
4.3.1. Giảthiết kỹthuật . 95
4.3.2. Thiết kếbộlọc số đáp ứng xung hữu hạn
theo phương pháp MBD. 95
4.3.3.Hiện thực hoá và mã đểhiện thực hoá . .105
4.3.4. Thửnghiệm và kiểm tra . . .112
ĐÁNH GIÁ VÀ KẾT LUẬN . . .114
1. Khảnăng thực hiện và hướng phát triển của đềtài . . .114
2. Khảnăng áp dụng vào thực tiễn . .114
TÀI LI ỆU THAM KH ẢO . 116
PHỤLỤC


http://s1.liketly.com/flash/edoc/jh2i1fkjb33wa7b577g9lou48iyvfkz6-swf-2013-03-22-luan_van_thiet_ke_bo_loc_tin_hieu_so_tren_cong_ngh.XkHpmDS5pl.swf /tai-lieu/de-tai-ung-dung-tren-liketly-4722/
Để tải bản Đầy Đủ của tài liệu, xin Trả lời bài viết này, Mods sẽ gửi Link download cho bạn sớm nhất qua hòm tin nhắn.
Ai cần download tài liệu gì mà không tìm thấy ở đây, thì đăng yêu cầu down tại đây nhé:
Nhận download tài liệu miễn phí

Tóm tắt nội dung tài liệu:

chip,
c¸c vßng kho¸ ®é gi÷ chËm cho phÐp qu¶n lý clock ë møc board vµ møc chip. H¬n
n÷a hä Spartan-IIE cã mét ý nghÜa gi¸ trÞ kh¸c ®ã lµ nã lo¹i bá sù cÇn thiÕt c¸c s¶n
phÈm tiªu chuÈn chuyªn dông ( ASSP ) víi c¸c øng dông ®¬n gi¶n, ch¼ng h¹n nh−
vßng kho¸ pha, FIFO, c¸c bé chuyÓn ®æi vµo ra, ®iÒu khiÓn Bus hÖ thèng, c¸c thµnh
phÇn nµy ®· kh«ng thÓ thiÕu ®Ó hoµn thiÖn mét thiÕt kÕ mµ nã ®· ®−îc dïng tr−íc
®©y.
- Hä Spartan-IIE lµ ®ßn bÈy c¬ b¶n cho c¸c tÝnh n¨ng vÒ cÊu tróc cña Virtex-E
®Ó ®−a ra nh÷ng tÝnh n¨ng næi tréi h¬n. CÊu tróc CLB (Configurable Logic Block -
Khèi logic cho phÐp ®Þnh cÊu h×nh) cã chøa RAM ®−îc ph©n phèi ®Ó thùc hiÖn c¸c
chøc n¨ng logic c¬ b¶n.
45
- Bèn DLL ( Delay Locked Loop ) vßng kho¸ ®é gi÷ chËm ®−îc sö dông cho
bé qu¶n lý ®ång hå vµ cã thÓ thùc hiÖn clock ®èi xøng lÖch vµ c¸c phÐp nh©n clock,
chia clock. Clock ®èi xøng lÖch cã thÓ ®−îc thùc hiÖn bªn ngoµi (Møc board) hoÆc ë
bªn trong ( Møc c¬ b¶n ) chip.
- C¸c khèi Block RAM gåm 4Kb cho mçi khèi cã thÓ ®−îc x¾p xÕp ®é réng tõ
1 ®Õn 16 bit.
- §Æc tÝnh Select I/O cho phÐp giao tiÕp víi nhiÒu chuÈn kh¸c nhau ®Ó thùc thi
trong c¸c vïng kÕt nèi víi c¸c chip cã chuÈn IO kh¸c nhau, kÕt nèi chip víi bé nhí,
kÕt nèi chip víi c¸c giao tiÕp Èn.
H×nh 2.8 CÊu tróc cña Spartan - IIE
- Hä Spartan-IIE FPGA ®−îc thùc thi víi cÊu tróc CLB cho phÐp lËp tr×nh linh
ho¹t, th«ng dông, mµ c¸c CLB nµy ®−îc bao bëi mét vßng c¸c khèi I/O lËp tr×nh
®−îc, c¸c ®−êng nèi ®−îc kÕt nèi bëi c¸c nguån tµi nguyªn ®Þnh tuyÕn ®a n¨ng. CÊu
tróc nµy còng ®−a ra c¸c chøc n¨ng ®−îc n©ng cao ch¼ng h¹n nh− khèi RAM vµ c¸c
khèi ®iÒu khiÓn clock.
46
H×nh 2.9 S¬ ®å khèi cña Spartan -IIE
H×nh 2.10 Khèi Input/Output Spartan -IIE (I/OB)
I/O Block
- C¸c ®Æc tÝnh I/OB cña c¸c ®Çu vµo vµ ®Çu ra ®−îc hç trî tíi 19 c¸c chuÈn tÝn
hiÖu kh¸c nhau, bao gåm LVDS, BLVDS, LVPECL, LVCMOS, HSTL, SSTL vµ
GTL .
47
- C¸c ®Çu vµo ra tèc ®é cao nµy cã kh¶ n¨ng hç trî víi tÊt c¶ c¸c bé nhí hiÖn
®¹i vµ giao tiÕp bus kh¸c. Chóng gåm ba thanh ghi chøc n¨ng hoÆc lµ c¸c flip - flop
lo¹i D ®−îc kÝch ho¹t b»ng s−ên hoÆc lµ c¸c bé chèt nh¹y møc (H×nh 2.10).
- Mçi mét IOB cã mét ®−êng CLK ®−îc ®−a tíi ba thanh ghi theo mét ®−êng
dïng chung vµ c¸c ®−êng CE cho mçi thanh ghi hoµn toµn ®éc lËp xem H×nh 2.10.
Ngoµi c¸c ®−êng CLK, CE, mçi thanh ghi ®Òu cã chung mét ®−êng
SET/RESET. Víi mçi thanh ghi b¹n cã thÓ ®Æt tÝn hiÖu Set/Reset nµy nh− tÝn hiÖu
Set ®ång bé, Reset ®ång bé, Preset kh«ng ®ång bé hoÆc mét tÝn hiÖu xo¸ (Clear)
kh«ng ®ång bé.
- Trong mét sè c¸c chuÈn I/O yªu cÇu ®iÖn ¸p Vcco hoÆc Vref, c¸c ®iÖn ¸p nµy
chóng ®−îc nèi tíi c¸c ch©n cña thiÕt bÞ khi thiÕt kÕ, c¸c ch©n nµy chóng t¹o thµnh
tõng nhãm cña c¸c khèi vµo ra vµ chóng ®−îc gäi lµ Bank.
- ChÝnh v× vËy, sù h¹n chÕ vÒ c¸c chuÈn vµo cña mét thiÕt bÞ sÏ do c¸c Bank
quyÕt ®Þnh. T¸m Bank vµo ra ®−îc t¸ch theo mçi c¹nh cña FPGA vµ ®−îc chia thµnh
hai Bank chÝnh (Xem h×nh 2.11). Mçi Bank cã nhiÒu ch©n ®iªn ¸p Vcco vµ tÊt c¶
chóng ®Òu ®−îc nèi tíi cïng mét ®−êng ®iÖn ¸p. §iÖn ¸p nµy ®−îc x¸c ®Þnh bëi c¸c
chuÈn ®Çu ra ng−êi dïng.
H×nh 2.11 C¸c Bank chuÈn vµo ra I/O cña Spartan -IIE
- Mét sè chuÈn ®Çu vµo mong muèn mét ®iÖn ¸p ng−ìng nµo ®ã mµ nã ®−îc
cung cÊp bëi ng−êi dïng ch¼ng h¹n nh− Vref. Tr−êng hîp nµy, c¸c ch©n I/O ng−êi
dïng ®−îc x¾p ®Æt tù ®éng nh− c¸c ®Çu vµo cho ®iÖn ¸p lÊy mÉu Vref. Kho¶ng mét
trong 6 c¸c ch©n vµo ra cña c¸c Bank ®ãng vai trß nµy. C¸c ch©n Vref trong mét
48
bank ®−îc nèi bªn trong vµ v× vËy chØ mét ®iÖn ¸p Vref cã thÓ ®−îc sö dông trong
mçi bank .TÊt c¶ c¸c ch©n Vref trong c¸c bank cÇn ph¶i ®−îc nèi víi nguån ®iÖn ¸p
bªn ngoµi ®Ó chóng ho¹t ®éng ®óng.
§Ó cã sù trao ®æi nhanh gi÷a c¸c tÝn hiÖu, c¸c ch©n tÝn hiÖu ®Çu vµo cÇn ph¶i
®−îc cung cÊp tr−íc khi nguån cÊp vµo ch©n Vccint vµ ch©n Vcco vµ ph¶i ®¶m b¶o
kh«ng cã ®−êng dÉn dßng ng−îc tõ c¸c ch©n I/O quay vÒ ®iÖn ¸p nguån cung cÊp
Vccint vµ Vcco (Cã nghÜa lµ ®¶m b¶o cho thiÕt bÞ cã thÓ ho¹t ®éng ë mét ®iÖn ¸p vµ
giao tiÕp ë mét ®iÖn ¸p, hai ®iÖn ¸p nµy cã thÓ kh¸c nhau ).
Configurable Logic Blok vµ Logic Cell
- C¸c ®¬n vÞ c¬ b¶n cña CLB (Khèi logÝc cho phÐp ®Þnh cÊu h×nh) thuéc hä
thiÕt bÞ Spartan-IIE chÝnh lµ c¸c Logic Cell mµ ta ®· biÕt. Mçi mét Logic Cell bao
gåm mét bé t¹o chøc n¨ng (Hay bé t¹o hµm) gåm 4 ®Çu vµo, phÇn tö logic nhí vµ
phÇn tö l−u tr÷ (Flip-Flop lo¹i D).
- §Çu ra cña bé t¹o chøc n¨ng cña mçi Logic Cell ®iÒu khiÓn c¶ ®Çu ra CLB
hoÆc ®Çu vµo D cña Flip-Flop. Mçi mét CLB cã chøa bèn Logic Cell vµ ®−îc tæ
chøc thµnh hai Slice t−¬ng tù nhau, mét slice ®¬n cã d¹ng nh− (H×nh 2.12). Thªm
vµo bèn bé LC c¬ b¶n, c¸c CLB cña Spartan-IIE cã chøa phÇn tö logic mµ nã kÕt
hîp víi c¸c bé t¹o chøc n¨ng ®Ó ®−a ra c¸c chøc n¨ng 5 hoÆc 6 ®Çu vµo .
Look-Up tables ( LUT )
- C¸c bé t¹o chøc n¨ng cña Spartan -IIE thùc hiÖn nh− LUT cã bèn ®Çu vµo.
§Ó ho¹t ®éng nh− mét bé t¹o chøc n¨ng, mçi mét LUT cã thÓ cung cÊp mét RAM
16x1bit ®ång bé.
H¬n n÷a hai LUT trong mét Slice cã thÓ ®−îc kÕt hîp ®Ó t¹o mét RAM 16x2
bit hoÆc 32x1 bit ®ång bé .
Storage Element
49
H×nh 2.12 CÊu tróc Logic Cell hay mét Slice ®¬n trong Spartan -IIE
- C¸c phÇn tö l−u tr÷ trong slice cña Spartan-IIE cã thÓ ®−îc xem nh− mét
Flip-Flop lo¹i D kÝch ho¹t b»ng s−ên, hoÆc nh− mét bé chèt nh¹y møc. C¸c ®Çu vµo
D cã thÓ ®−îc ®iÒu khiÓn hoÆc bëi bé t¹o chøc n¨ng trong slice hoÆc trùc tiÕp tõ ®Çu
vµo c¸c slice (bá qua bé t¹o chøc n¨ng). Thªm vµo c¸c ®−êng Clock (CLK) vµ Clock
Enable (CE) (xem H×nh 2.12), mçi Slice cã c¸c tÝn hiÖu set vµ reset ®ång bé (SR vµ
BY). §−êng SR Ðp c¸c phÇn tö l−u tr÷ vÒ tr¹ng th¸i khëi t¹o, ®Æc biÖt trong tr−êng
hîp nhåi cÊu h×nh. §−êng BY Ðp phÇn tö l−u tr÷ vÒ tr¹ng th¸i ng−îc l¹i. Cã thÓ lùa
chän hai ®−êng nµy ®Ó chóng ho¹t ®éng kh«ng ®ång bé.
TÊt c¶ c¸c tÝn hiÖu ®iÒu khiÓn cã thÓ ®¶o ng−îc mét c¸ch hoµn toµn ®éc lËp vµ
chóng ®−îc chia sÎ bëi hai Flip-Flop trong mét Slice.
- Arithmetic Logic Bé dån kªnh F5IN ë trong mçi Slice ®−îc kÕt hîp víi c¸c
®Çu ra bé t¹o chøc n¨ng ®−îc chØ ra ë h×nh d−íi ®©y.
50
H×nh 2.13 Bé dån kªnh F5 vµ F6
Sù kÕt hîp nµy sÏ ®−a ra hoÆc mét bé t¹o hµm mµ nã cã thÓ thùc thi bÊt kú 5
®Çu vµo chøc n¨ng nµo, hoÆc mét bé dån kªnh 4:1 hoÆc c¸c chøc n¨ng ®−îc chän
lùa cña chÝn ®Çu vµo. T−¬ng tù, bé dån kªnh F6 kÕt hîp c¸c ®Çu ra cña bèn bé t¹o
chøc n¨ng trong CLB b»ng viÖc chän mét trong hai ®Çu ra cña bé dån kªnh F5. §iÒu
nµy cho phÐp thùc thi bÊt kú mét hµm 6 ®Çu vµo nµo, mét bé dån kªnh 8:1, hoÆc
chøc n¨ng ®−îc chän lùa lªn ®Õn 19 ®Çu vµo.
Block RAM Hä Spartan-IIE FPGA hîp nhÊt mét vµi bé nhí RAM theo khèi
thµnh khèi lín h¬n (gäi lµ SelectRAM +), cã nghÜa lµ cÇn ph¶i bæ xung thªm c¸c
LUT RAM ®· ®−îc dïng. KiÕn tróc bé nhí kh«ng bÒn v÷ng nµy ®−îc thùc hiÖn
trong c¸c CLB. C¸c khèi bé nhí RAM Block chóng ®−îc tæ chøc theo c¸c cét . HÇu
hÕt hä Spartan -IIE cã chøa hai cét nh− nhau, mçi mét cét ®−îc bè trÝ däc theo chiÒu
®øng . Hä XC2S400E cã bèn cét RAM khèi, mçi cét nµy ®−îc kÐo dµi hÕt chiÒu cao
cña chip. Mçi mét khèi nhí chÝnh gåm bèn CLB cao vµ v× vËy mçi Spartan-IIE cã 8
CLB cao sÏ chøa hai khèi nhí trªn mçi cét vµ tæng céng cã bèn khèi .
Delay - locked loop (DLL) §−îc kÕt hîp víi mçi bé ®Öm ®Çu vµo clock toµn
côc vµ lµ mét vßng kho¸ ®é gi÷ chËm sè DLL mµ nã...

---