30/05/2013 FPGA Class
1
NGÔN NGỮ LẬP TRÌNH PHẦN
CỨNG VERILOG HDL (PHẦN 1)
BÀI 3: Nhận hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA
Nội dung chính
 Quy tắc đặt tên
 Cấu trúc một thiết kế
 Khai báo module
 Các loại toán tử
 Hàm assign
 Cấu trúc always
 Phép gán blocking và non-blocking
 posedge và negedge
 Bài tập ví dụ 30/05/2013 FPGA Class
2
Quy tắc đặt tên (1)
 Quy tắc đặt tên áp dụng cho tên file module, tên tín hiệu, tên
các thông số do người thiết kế tạo ra.
 Tên project trùng tên file với module chính (top module).
 Top module là module kết nối tất cả các module con (sub-module).
 Tên file trùng tên module: <tên module>.v
 Tên chỉ gồm ký tự chữ cái (phân biệt chữ hoa và chữ thường),
số và dấu gạch dưới và phải bắt đầu với một ký tự chữ.
 Không dùng các tên như VDD, VCC, VSS, GND, VREF kể cả


30/05/2013 FPGA Class
5
Cấu trúc một thiết kế
30/05/2013 FPGA Class
6
Mỗi module là một file.

Các module sẽ được kết
nối với nhau (ngõ vào
module này nối với ngõ
ra module khác ở top
module).

Tên project trùng tên
với top module.
Nội dung chính
 Quy tắc đặt tên
 Cấu trúc một thiết kế
 Khai báo module
 Các loại toán tử
 Hàm assign
 Cấu trúc always
 Phép gán blocking và non-blocking
 posedge và negedge
 Bài tập ví dụ 30/05/2013 FPGA Class
7

 Cấu trúc một thiết kế
 Khai báo module
 Các loại toán tử
 Hàm assign
 Cấu trúc always
 Phép gán blocking và non-blocking
 posedge và negedge
 Bài tập ví dụ 30/05/2013 FPGA Class
10
Các loại toán tử và mức ưu tiên
30/05/2013 FPGA Class
11
Cao
Thấp
Nội dung chính
 Quy tắc đặt tên
 Cấu trúc một thiết kế
 Khai báo module
 Các loại toán tử
 Hàm assign
 Cấu trúc always
 Phép gán blocking và non-blocking
 posedge và negedge
 Bài tập ví dụ 30/05/2013 FPGA Class

 always @ (<danh sách độ nhạy>) begin
 case, if, (không có assign)
 end
30/05/2013 FPGA Class
15
Kiểu dữ liệu của tín hiệu được gán trong cấu trúc always phải là reg
Danh sách độ nhạy không được khai báo đầy đủ
(Thiếu tín hiệu C)
Liệt kê tất các tín hiệu
bên phải biểu thức gán
Được khai báo đầy đủ
(Đây là mạch tổ hợp)
assign y = A & B & C;
Chú ý rằng y được khai báo kiểu wire
always @ (*) begin
y = A & B & C;
end
Với kiểu viết như thế này
chúng ta không sợ thiếu
danh sách độ nhạy
Nội dung chính
 Quy tắc đặt tên
 Cấu trúc một thiết kế
 Khai báo module
 Các loại toán tử
 Hàm assign
 Cấu trúc always
 Phép gán blocking và non-blocking
 posedge và negedge
 Bài tập ví dụ

của cấu trúc always.
 posedge nghĩa là xét tại cạnh lên của tín hiệu.
 negedge nghĩa là xét tại cạnh xuống của tín hiệu.
 Không thiết kế với cả posedge và negedge
trong cùng 1 cấu trúc always.
 Chỉ nên sử dụng 1 khai báo posedge hoặc
negedge (đơn clock) nếu có thể.
 Thường dùng posedge.
30/05/2013 FPGA Class
19
Nội dung chính
 Quy tắc đặt tên
 Cấu trúc một thiết kế
 Khai báo module
 Các loại toán tử
 Hàm assign
 Cấu trúc always
 Phép gán blocking và non-blocking
 posedge và negedge
 Bài tập ví dụ 30/05/2013 FPGA Class
20
Bài tập ví dụ
30/05/2013 FPGA Class
21
1. Diễn giải chức năng của
mạch?
2. Xác định ngõ vào (tín hiệu