30/05/2013 FPGA Class
1
VIẾT TESTBENCH & MÔ
PHỎNG THIẾT KẾ VỚI
MODELSIM
BÀI 5: Nhận hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA
TESTBENCH
 module tb_example_1;

 //input
 reg [1:0] sel;
 reg [3:0] b;
 reg [3:0] c;
 //output
 wire [3:0] y;
 example_1 example_1_tb (//input
 sel,b,c,
 //output
 y);
 initial
 begin
 sel = 2'b00;
 b = 4'b0101;
 c = 4'b0011;
 #500
 sel = 2'b01;
 end
 endmodule

 endmodule
30/05/2013 FPGA Class
3
Cửa sổ khởi động ModelSim
30/05/2013 FPGA Class
4
Tạo một Project mới (1)
30/05/2013 FPGA Class
5
Tạo một Project mới (2)
30/05/2013 FPGA Class
6
Tạo một Project mới (3)
30/05/2013 FPGA Class
7
Tạo các File trong thiết kế (1)
30/05/2013 FPGA Class
8
Tạo các File trong thiết kế (2)
30/05/2013 FPGA Class
9
Code đã viết xong
Trang viết code
Tạo thêm file mới (1)
30/05/2013 FPGA Class
10
Biên dịch trong ModelSim
30/05/2013 FPGA Class
11
Lỗi được báo bằng màu đỏ. Click

Chạy mô phỏng (4)
30/05/2013 FPGA Class
16
Chọn khoảng thời gian 1 lần chạy
Bấm nút RUN ngay
kế đó để chạy
30/05/2013 FPGA Class
17
KẾT THÚC BÀI 5