BT-VXL-Ch 1 – trang 1
ĐHBK Tp HCM–Khoa ĐĐT–BMĐT
GVPT: Hồ Trung Mỹ
Môn: Vi Xử Lý – AY1213
Bài tập – Chương 1. Giới thiệu hệ VXL tổng quát

Chú ý: Trong tất cả các bài tập chương này chúng ta giả sử là các chân chọn chip của bộ nhớ ROM, RAM, và
thiết bị I/O là tích cực thấp (/CS hay /CE) nếu không có qui định trước trong đề bài hay hình vẽ.

1. Viết các “từ điều khiển” (control word) (hình 1.14 trong sách VXL) để thực hiện các phép toán sau:
a) R3  2R1 – 3R2
b) R3  3R1 – 2R2
c)
R5  4R1 – 2(R2  R4)
d) R1

Input/4 + (bù 1 của R3)/2
e) Output  (bù 2 của R1) + (bù 2 của R2)
f) R5  16R1 + 8R2 – 4R3–2R4
2. Hãy cho biết dung lượng bộ nhớ lớn nhất (tính theo byte và word) mà CPU có thể quản lý được nếu nó có:
a) Số đường địa chỉ là 16 và số đường dữ liệu là 8.
b) Số đường địa chỉ là 20 và số đường dữ liệu là 8.
c) Số đường địa chỉ là 20 và số đường dữ liệu là 16.
d) Số
đường địa chỉ là 24 và số đường dữ liệu là 32.
e) Số đường địa chỉ là 32 và số đường dữ liệu là 64.
3. Hãy cho biết giá trị của các cờ trong thanh ghi trạng thái sau khi CPU 8 bit thực thi lệnh sau (giả sử ban đầu
tất cả các cờ có trị là 0 trước khi thực thi lệnh)
a) Cộng 2 số 8 bit: +125 với –18
b) Cộng 2 số 8 bit: –125 với –18
c) Cộng 2 số 8 bit: F5H với 0BH

sử một bộ nhớ 1M x 16 bit được xây dựng từ các chip SRAM 256K x 8 bit và word nhớ được tổ chức
định địa chỉ theo word 16 bit.
a) Số SRAM cần dùng là bao nhiêu?
b) Một word bộ nhớ cần truy cập bao nhiêu chip SRAM?
c) Số bank bộ nhớ là bao nhiêu? (bank bộ nhớ là 1 vùng nhớ được xây dựng từ các bộ nhớ có cùng kết
nối địa chỉ)
d) Số bit địa chỉ cần cho 1 chip RAM ?
e) Số bit địa chỉ cần cho bộ nhớ này?
12. Thi
ết kế ROM 3K x 8 từ các chip ROM 1K x 4.
13. Thiết kế ROM 2K x 8 từ các ROM 256 x 4.
14. Thiết kế module ROM 64K x 8 từ ROM 16K x 32
15. Thiết kế SRAM 8 x 32 từ các SRAM 8 x 8.
16. Thiết kế SRAM 16 x 4 từ các SRAM 4 x 4.
17. Thiết kế SRAM 16K x 8 từ: a) Các SRAM 1K x 1; b) Các SRAM 2K x 4; c) Các SRAM 1K x 8
18. Sử dụng các RAM 64K x 8 (hình 2) và 1 mạch giải mã, xây dựng sơ đồ khối cho RAM 256K x 32.

Hình 2. RAM 64K x 8 Hình 3. RAM
19. Cho một chip bộ nhớ chuẩn như hình 3.
a) Tính số ô nhớ của chip này (theo K với 1 K=1024)
b) Viết phương trình tính số đường địa chỉ khi biết số ô nhớ?
c) Hãy thiết kế bộ nhớ 40K từ các chip bộ nhớ trên (có thể sử dụng thêm các cổng logic).
20. Hãy dùng các mạch logic thích hợp để thiết kế mạch nhận dữ liệu ở đơn vị đích với truyền d
ữ liệu song
song bất đồng bộ dùng xung strobe (xung lấy mẫu) xuất phát từ đơn vị nguồn.
21. Hãy dùng các mạch logic thích hợp để thiết kế mạch phát dữ liệu ở đơn vị nguồn với truyền dữ liệu song
song bất đồng bộ dùng xung strobe (xung lấy mẫu) xuất phát từ đơn vị đích.
22. Vẽ dạng sóng của khung truyền trong truyền dữ liệu nối tiếp bấ
t đồng bộ khi truyền 1 byte 57H với LSB
được truyền đi trước cho các trường hợp sau: (nếu biết tốc độ truyền là 4800 bps)

ROM 2: 1000H–1FFFH SRAM 1: 6000H–63FFH
28. Thiết kế 1 module bộ nhớ chỉ bằng ROM 4K, SRAM 1K và các mạch giải mã 74138 với dải địa chỉ của
các các bộ nhớ như sau:
ROM 1: 0000H–0FFFH ROM 3: 4000H–4FFFH SRAM 2: A000H–A3FFH
ROM 2: 2000H–2FFFH SRAM 1: 8000H–83FFH
29. Thiết kế mạch giải mã địa chỉ dùng 74138 với bảng bộ nhớ sau
SRAM 1: 2000H–3FFFH ROM 2: 6000H–7FFFH ROM 3: C000H–DFFFH
ROM 1: 4000H–5FFFH SRAM 2: A000H–BFFFH
30. Xét 1 hệ VXL dùng CPU có 8 đường dữ liệu và 16 đường địa chỉ. Hệ này dùng 1 ROM 8K x 8 và 2
SRAM 8K x8 với bảng bộ nhớ sau:
ROM: 0000H–1FFFH SRAM 1: 2000H–3FFFH SRAM 2: 4000H–5FFFH
BT-VXL-Ch 1 – trang 5
Hãy thiết kế mạch giải mã địa chi theo: a) giải mã toàn phần; b) giải mã một phần.
31. Thiết kế mạch giải mã địa chỉ cho CPU có 20 bit địa chỉ, 8 bit dữ liệu để có thể truy cập RAM 64KB với
vùng địa chỉ là 00000H – 0FFFFH. Biết RAM có số hiệu là HM62864 với các đường tín hiệu:
 /CS1, CS2 là 2 đường chọn chip
 /OE cho phép xuất
 /WE cho phép ghi
 16 đường địa chỉ A15 A0
 8 đường dữ liệu I/O7 I/O0
và CPU có các đường điều khiển bộ nhớ là /MEMW và /MEMR.
32. Thiết kế mạch giải mã địa chỉ cho CPU có 20 bit địa chỉ, 8 bit dữ liệu với bảng bộ nhớ như sau:
00000 H – 3FFFFH : RAM 0 256 KB
40000 H – 7FFFFH : RAM 1 256 KB
80000 H – BFFFFH: RAM 2 256 KB
E0000 H – EFFFFH: ROM 0 64 KB
F0000 H – EFFFFH: ROM 1 64 KB
33. Hãy lập bảng I/O cho các mạch giải mã địa chỉ I/O sau:

Hình 9. Hình 10.