Trang1
TÓM TẮT NỘI DUNG NGHIÊN CỨUMục tiêu nghiên cứu trong ñề tài là thiết kế IP SDRAM controller. IP này có thể
tổng hợp ñược trên các họ FPGA của Altera và Xilinx, có giao tiếp bus hệ thống
theo chuẩn Avalon-MM do Altera ñưa ra, tiêu tốn ít tài nguyên hệ thống (nhỏ hơn
2000 slice), tốc ñộ clock có thể ñạt ñược là 133 Mhz.

IP SDRAM controller cung cấp khả năng giao tiếp theo kiểu ñường ống, cho phép
xử lý một lệnh ghi-ñọc trong khi nhận lệnh khác. ðiều này làm tăng tốc ñộ xử lý
của IP. Ngoài ra, IP còn có khả năng cấu hình ñộng các tham số như CAS latency,
tRP, tRFC …Khả năng này cho phép IP có thể giao tiếp với nhiều loại SDRAM
khác nhau.

Lõi IP SDRAM controller ñược tổng hợp thử nghiệm trên FPGA Cyclon II bằng
phần mềm Quatus II, và chạy thử nghiệm trên kit DE2. Một chương trình kiểm tra
ñược viết trên PC cho phép giao tiếp với kit DE2, ñiều khiển IP SDRAM
controller, cho phép ta dễ dàng ñánh giá kết quả thực thi. Trang
2

SUMARY OF RESEARCH CONTENT The goal of this project is designing and implementing the SDR SDRAM
controller IP core.

9
Bảng quyết toán
10
Nội dung 1:PHẦN MỞ ðẦU 13
Nội dung 2: HOẠT ðỘNG CỦA SDRAM 14
I. Tổng quan về SDRAM 14
II. Hoạt ñộng của SDRAM 17
II.1 Khởi tạo 17
II.2 Các lệnh cơ bản trong quá trình hoạt ñộng 18
II.2.1 Active 18
II.2.2 READ 19
II.2.3 Lệnh WRITE 20
II.2.4 Lệnh PRECHARGE 22
II.2.5 Lệnh AUTO REFRESH 23
II.2.6 Các giản ñồ xung thể hiện các lệnh kế tiếp nhau 23
II.2.7 Các thông số timing quan trọng 25
Nội dung 3: GIỚI THIỆU VỀ CHUẨN AVALON-MM
(AVALON MEMORY-MAPPED INTERFACE)
27
I Giới thiệu về chuẩn Avalon 27
II Các tín hiệu cơ bản và timing của bus Avalon-MM Slave 28
III Các kiểu hoạt ñộng cơ bản của bus Avalon-MM slave 29
III.1 ðọc và ghi với tín hiệu waitrequest 29
Trang
4

III.2 Truyền dữ liệu theo kiểu ñường ống (pipeline) 29
III.3 Truyền dữ liệu theo khối (burst transfer) 30
Nội dung 4: THIẾT KẾ SPECIFICATION CHO SDRAM
CONTROLLER

5

IV Kết luận 64
Nội dung 6: XÂY DỰNG GIAO TIẾP VỚI LÕI NIOS II VÀ
THỰC THI TRÊN FPGA

65
I Xây dựng giao tiếp với lõi NIOS II 65
II Thực thi hệ thống trên FPGA

67
III Tổng hợp riêng lõi IP trên FPGA 69
IV So sánh IP SDRC với một số IP thương mại khác 70
Nội dung 7 : THỬ NGHIỆM HỆ THỐNG

71
I Giới thiệu về DIMM SDRAM 71
II Mô hình cho hệ thống NIOS
73
III Phần mếm giao tiếp hệ thống 73
Nội dung 8 : TỔNG KẾT

76
I Kết quả ñạt ñược 76
II Hướng phát triển 76
TÀI LIỆU THAM KHẢO 78 Trang
6

6 Giản ñồ xung lệnh READ 20
7 lệnh READ với AUTO PRECHARGE 21
8 Lệnh WRITE 21
9 giản ñồ xung lệnh WRITE 22
10 Giản ñồ xung lệnh WRITE một khối dữ liệu 22
11 Lệnh PRECHARGE 23
12 giản ñồ xung READ to WRITE 23
13 giản ñồ xung WRITE to WRITE 24
14 giản ñồ xung WRITE to READ 24
15 Giản ñồ trạng thái của SDRAM 26
16 Ví dụ về một hệ thống sử dụng giao tiếp Avalon 27
17 ðọc và ghi với tín hiệu waitrequest 29
18 Ghi dữ liệu theo kiểu ñường ống 29
19 Ghi dữ liệu theo khối 30
20 Sơ ñồ khối IP SDRAM Controller hoàn chỉnh 34
21 Sơ ñồ chân khối giao tiếp bus 34
22 Sơ ñồ chi tiết khối giao tiếp bus 37
23 Sơ ñồ khối ñiều khiển 40
24 Máy trạng thái khởi tạo cho SDRAM 42
25 Máy trạng thái chính 43
Trang
8

26 Khối giao tiếp SDRAM 48
27 Sơ ñồ khối tạo tín hiệu read_data_valid 54
28 Sơ ñồ khối tạo tín hiệu sys_data_out 54
29 Sơ ñồ kết bus 2 chiều sdr_dq 55
30 Sơ ñồ chân khối refresh counter 56
31 Sơ ñồ chi tiết khối refresh counter 56
32 Máy trạng thái khối refresh_counter 57

6 CAS latency Số chu kì clock từ khi có lệnh READ ñến khi co dữ
liệu xuất ra từ SDRAM
7 SRAM Static RAM
8 SDR SDRAM Single data rate synchronous dynamic RAM
9 IP Intellectual property
Trang
10

QUYẾT TOÁN KINH PHÍ ðề tài: Nghiên cứu thiết kế và thử nghiệm lõi IP SDRAM controller
Chủ nhiệm: Th.S Bùi Quốc Bảo
Cơ quan chủ trì: ðH Bách Khoa TP.HCM
Thời gian ñăng ký trong hợp ñồng: 11/2007 – 11/2008
Thời gian thực hiện giai ñoạn 1: 11/2007 – 7/2008
Tổng kinh phí ñược duyệt: 190.000.000 VNð
Kinh phí cấp giai ñoạn 1: 120.000.000
Theo TB số : 232 TB-SKHCN ngày 16/11 /2007

TT Nội dung Kinh phí Trong ñó
Ngân sách Nguồn
khác

I

Kinh phí ñược cấp trong
năm
120.000.000


sau
Trang
11

BÁO CÁO NGHIỆM THU

Tên ñề tài: Nghiên cứu thiết kế và thử nghiệm lõi IP SDRAM controller
Chủ nhiệm ñề tài: Th.S Bùi Quốc Bảo
Cơ quan chủ trì: ðH Bách Khoa TP.HCM
Thời gian thực hiện ñề tài: 11/2007 – 11/2008
Kinh phí ñược duyệt: 190.000.000 VNð
Kinh phí ñã cấp: 120.000.000 theo TB số : 232 TB-SKHCN ngày 16/11 /2007
Mục tiêu:
• Lõi IP SDRAM controller:
 Bus 32 bit, 8 ñường chip select
 Clockrate: 133 Mhz
 Datarate: 133 Mbit/s
 Tài nguyên: 2000 Logic Element (Altera)
 Giao tiếp bus hệ thống theo chuẩn Avalon-MM
 Giao tiếp ñược với các chip SDR SDRAM và DIMM SDRAM
• Chương trình phần mềm:
 Hoạt ñộng tương tích Windows
 Có các chức năng cho phép kiểm tra lõi IP
Nội dung:
• Nghiên cứu, nắm rõ hoạt ñộng của SDRAM
• Nghiên cứu hoạt ñộng của bus Avalon-MM
• Thiết kế specification cho IP SDRAM Controller

controller và lõi NIOS II
Xây dựng giao tiếp giữa IP SDRAM
controller và lõi NIOS II
Thực thi trên FPGA Thực thi IP SDRAM controller trên
FPGA: thử nghiệm riêng IP SDRAM
controller và thử nghiệm hệ thống
gồm IP SDRAM controller và lõi
NIOS II
Xây dựng chương trình trên PC Xây dựng chương trình cho phép thử
nghiệm lõi IP, có giao diện trực
quan, tương thích Windows XP
Thử nghiệm hệ thống hoàn chỉnh Lõi IP và chương trình test ñã ñược
thử nghiệm, chạy ổn ñịnh, thỏa mãn
các yêu cầu ñặt ra ban ñầu.
Trang
13

NỘI DUNG 1: MỞ ðẦU

Trong những năm gần ñây, hàng loạt các tập ñoàn ñiện tử lớn trong ngành thiết kế
vi mạch ñầu tư vào nước ta, ñặc biệt là ở khu công nghệ cao Tp.HCM như Intel,
Renesas ðây là cơ hội lớn ñể ngành thiết kế vi mạch của nước ta tiếp cận với nền
khoa học công nghệ của thế giới.

Cùng với các công ty, các viện nghiên cứu và các trường ñại học cũng ñẩy mạnh
nghiên cứu ngành thiết kế vi mạch, ñặc biệt là trung tâm ICDREC và các trường
ðH lớn như ðH Bách Khoa, ðH KHTN. Rất nhiều sinh viên ñược ñào tạo về
ngành thiết kế vi mạch khi ra trường ñã làm việc về lĩnh vực này trong nhiều tập
ñoàn lớn. Trong lĩnh vực thiết kế, chế tạo, ñã bước ñầu có một số thành tựu, mà
tiêu biểu là vi ñiều khiển Sigma K3 do ICDREC chế tạo.


SDRAM controller (ñặt tên là SDRC), có thể dùng lại ñược trong các thiết kế sau
này, ñể góp phần xây dựng thư viện các IP của Việt Nam.
Trang
15

Nội dung 2: HOẠT ðỘNG CỦA SDRAM

I Tổng quan về SDRAM:SDRAM (Synchronous random access memory) là bộ nhớ ñộng có giao tiếp
ñồng bộ, có dung lượng lớn, giá thành rẻ, phù hợp cho các ứng dụng ñòi hỏi bộ
nhớ lớn. SDRAM ñược tổ chức gồm nhiều bank bộ nhớ, mỗi bank lại ñược tổ
chức thành các dòng (row) và cột (column). Số lượng bank, dòng và cột phụ
thuộc vào dung lượng của SDRAM. Thông thường, mỗi chip SDRAM có 4
bank, 12 dòng. ðộ rộng data bus cũng phụ thuộc vào từng loại SDRAM. Các ñộ
rộng thường gặp là 8 bit, 16 bit và 32 bit. Vì vậy, khi thiết kế SDRAM
controller, thông số về ñộ rộng databus là có thể thay ñổi ñược khi ta áp dụng
vào các chip khác nhau. Hình 1: Sơ ñồ khối SDRAM (www.micron.com)

SDRAM ñược ñiều khiển thông qua command bus gồm các tín hiệu CSN,
RASN, CASN, WEN. Ví dụ trong một chu kì clock, các tín hiệu RASN, CASN,
WEN là cao trong khi ñó CSN là thấp, thì SDRAM sẽ thực hiện lệnh NOP.
ðồng thời với các tín hiệu trên là tín hiệu CKE (clock enable). Sau ñây là các
lệnh của SDRAM:
Trang

SDRAM.

II Hoạt ñộng của SDRAM
:

II.1 Khởi tạo:SDRAM phải ñược khởi tạo trước khi nhận các lệnh truy cập. Quá trình khởi
tạo qua các bước sau:

a) Cấp ñiện và nguồn clock vào SDRAM
b) Chờ ít nhất là 100uS
c) Xuất lệnh COMMAND INHIBIT hoặc NOP.
d) Xuất lệnh PRECHARGE
e) Xuất lệnh NOP, chờ hết thời gian tRP (thời gian mà lệnh PRE cần)
f) Xuất lệnh REF (Auto refresh).
g) Xuất lệnh NOP, chờ hết thời giant tRFC (thời gian mà lệnh REF cần)
h) Xuất lệnh LMR (load mode register) ñể cấu hình cho SDRAM
i) Xuất lệnh NOP, chờ hết thời giant tMRD ((thời gian mà lệnh LMR cần)

Trang
18Hình 2: Các tham số cấu hình trong lệnh LMR (www.micron.com) II.2 Các lệnh cơ bản trong quá trình hoạt ñộng:


20

ñược ñược ñóng lại bởi lệnh PRECHARGE. Sau thời gian CAS latency, dữ liệu
sẽ ñược xuất ra trên databus sau mỗi clock.
Hình 5: Lệnh READ (www.micron.com) Hình 6: Giản ñồ xung lệnh READ (www.micron.com)
Trang
21
Hình 7: lệnh READ với AUTO PRECHARGE (www.micron.com)

II.2.3 Lệnh WRITE
:

Lệnh WRITE sẽ khởi tạo việc ghi một khối dữ liệu (burst write), với chiều dài
(burst length) ñược xác ñịnh khi khởi tạo bởi lệnh LMR. Trong lệnh WRITE, ta
có thể cho phép hoặc không cho phép AUTO PRECHARGE. Nếu cho phép
AUTO PRECHARGE, sau khi chấm dứt quá trình ghi, row ñang truy cập sẽ
ñược ñược ñóng lại bởi lệnh PRECHARGE.

Trong lệnh WRITE, data ñược lưu cùng lúc với lệnh WRITE, sau ñó cứ mỗi
clock SDRAM sẽ nhận một data mới.


Với các chip SDRAM thông thường, một lệnh AUTO REFRESH cần ñược ñưa
vào sau 7.81 uS.

II.2.6 Các giản ñồ xung thể hiện các lệnh kế tiếp nhau
:
Hình 12:giản ñồ xung READ to WRITE (www.micron.com)
Trang
24 Hình 13:giản ñồ xung WRITE to WRITE (www.micron.com)

Hình 14:giản ñồ xung WRITE to READ (www.micron.com)