D Ạ I H Ọ C Q U Ố C G IA H À N Ộ I
T R Ư Ờ N G Đ Ạ I H Ọ C C Ô N G N G H Ệ
BÁO CÁO NGHIỆM THU ĐỀ TÀI
cấp Dại học Quốc gia Hà Nội
do trường Dại học Công nghệ quàn lý
(đề tài được thực hiện bởi nhóm nghiên cứu Th iết kế vi mạch tích hợp,
Phòng thí nghiệm mục tiêu Hệ thống tích hợp thông minh)
Thiết kế và mô hình hoá
bus truyền thông tốc độ cao
dùng cho các hệ thống trên vi mạch
M ã số: QC.09.15
Chủ nhiệm đề tài:
TS. Trần Xuân Tú
ĐAI H Ọ C Q U Ố C GIA HÁ NỘl
TRUN G TẤM THÒNG Un IHƯ VỊẼN
ỒOObOÕỠOổCt'
Hà Nội, 9/2010
Mục lục
M ụ c lục i
D a n h m ục các t ừ v iế t t ắ t iii
D an h sách n h ữ n g người th a m gia th ự c h iệ n đ ề tà i V
D a n h sá c h hìn h vẽ vi
D a n h sách b ả n g viii
T ó m t ắ t c á c k ế t q u ả c h ín h ix
S u m m ary in E n g lish xi
G iới th iệ u c h u n g 1
1 H ệ th ố n g tr ê n c h ip v à c ác kiến t r ú c tr u y ề n th ô n g t r ẽ n ch ip 3
1.1 Hệ thống trên m ột c h ip 3
1.2 Các kiến trúc truyền thòng truyền t h ố n g

6

3.3 Dơn vị tứ 39
“Ỉ.3.1 Các tín hiệu trôn đơn vị t ớ 39
3.3.2 Máy trạng thái mó tả hoạt động của đơn vị t ớ

42
3.4 Bộ phân x ử 46
3.1.1 Các tín hiệu của bộ phân x ử
46
3.4.2 Máy trạng thái mô tả hoạt động của bộ phân xứ

47
3.5 Bộ giải m ã địa chỉ và các bộ phán k ê n h

49
3.5.1 Bộ giải mà địa chí 49
3.5.2 Bộ phân kênh từ dơn vị chủ bus đến đơn vị t ớ

50
3.5.3 Bộ phân kênh từ đơn vị tớ đến bus c h ủ 50
4 M ô h ìn h ho á, kiểm ch ứ n g và th ự c t h i th iế t kế 53
4.1 Phương pháp mỏ hình hoá, mó phỏng và kiểm c h ứ n g

53
4.2 Mô phỏng và kiểm chứng inn h ì n h 56
1.2.1 Kiểm tra hoạt động truyền thông đơn giản của mô hình . . . 56
1.2.2 Kiểm tra hoạt động truyền khối khi có các phản hồi tHiYầi . . 58
4.3 Đánh giá hộ thống sau khi thực thi phần c ứ n g

63
K ế t lu ận và đ ịn h h ư ớ n g tiế p th e o 69

RTL Register Tranfer Level
P&R
Placc & Route
RAM Random-Access Memory
ROM
Read-Only Memory
RTL Register Transfer Level
SoC System-on-Chip
SPI
Serial Peripheral Interface
ƯART
Universal Asynchronous Receiver/IVansmitter
DANH M ực CÁC T Ừ VlẾT T A T
T ừ viết tắ t M ô tả
VHDL VHSIC HDL
VHSIC Very High Speed Integrated Circuit
Những người tham gia thực hiện
Dề tài được thực hiện bời nhóm nghiên crtu Thiết kế vi mạch tích hợp VSD {VLSL
Systems Design) tại Phòng thí nghiệm mục tiêu Hộ thống tích hợp thông minh.
Trường Dại học Công nghệ. D anh sách này liệt kc những thành viên chính trong
nhóm thực hiện dề tài.
STT
Họ tên Iiọc hàm, học vị Cơ quan cõng tác
1. Trần Xuân Tú Tiến sỹ
Trường DII Công nghệ
2.
Phan Hải Phong Thạc sỹ
Trường ĐH Khoa học Hue
3. Trần Văn Iluấn Cử nhân Trường DH Công nghộ
4.

'ỉ.(> Sơ đồ máy trạn g thái cùa đơn vị chủ bus

36
3.7 Giản đồ xung niinli hoạ quá trình truvền SPL IT trẽn (lơn vị chu bus. . . 38
3.8 Giản đè xung minh hoạ quá trình truyền RETRY tròn đơn vị chủ bus. . 39
3.9 Các till hiệu tròn đơn vị lớ (liay còn gọi là bus slave w rapper) Trail lođai 40
3.10 Sơ đò máy trail” í hái rũ a đơn vị tớ 43
3.1 I Cỉiản đồ xung minh họa quá trình truyền RKTRY trên dơn vị tớ 45
vi
3.12 Giản đồ xung minh họa quá trình truyồn SPL IT trên đơn vi tớ
45
3.13 Các túi hiệu v ào/ra của bộ phân xử bus
46
3.14 Sơ đồ máy trạng th ái của bộ phân xử 48
3.15 Bộ giải mã địa chì 50
4.1 Môi trường mõ phỏng và kiổm tra thiết kế 54
1.2 Quy trìn h mô hình hoá. kiém chứng và thực thi phần cứng

55
4.3 Dạng sóng thu được khi thực hiện quá trinh truyền khối tăng nhịp 4. . . 57
4.4 Dạng sóng thu được khi thực hiện quá trình truyền khối tăng nhịp 8. . . 58
1.5 Dạng sóng thu được khi thực hiện quá trình truyền có phản hồi RETRY
từ dơn vị tở 1 59
■1.0 Dạng sóng thu dược khi thực hiệu quá trình truyền có phản hồi SPLIT
lừ đơn vị tớ 1 60
4.7 Dạng sóng khi thực hiện quá trình truyền có phản hồi ER R O R

62
1.8 Tinh bình sử dụng các kiểu tài nguyên phần cứng của từng khối chức
năng 66

2
GIỚI THIỆU CHUNG
trường, hay trong lĩnh vực viễn thông, quốc phò n g
Bản báo cáo này được bố cục như sau: Chương 1 trình bày tổng quan về hệ
thống trên chip và các kiến trúc truyền thông truyền thống. Kiến trúc truyền thông
bus AMBA AHB và các đặc tính cơ bản được giới thiệu m ột cách có chọn lọc trong
chương 2. Chương 3 trình bày về thiết kế hệ thống bus AMBA A ỉ IB, từ bài toán
thiết kế đến các thiết kế chi tiết. Chương 4 trình bày việc mô hình hoá và kiểm
chứng thiết kế, các kết quả thực thi th iết kế trê n công nghệ FPG A cũng được trình
bày trong chương này. Cuối cùng là m ột số kết luận và định hướng p h át triển tiếp
theo.
Chương 1
Hệ thống trên chip và các kiến trúc
truyền thông trên chip
Ngày nay, với sự tiến bộ của công nghệ bán dẫn người ta tích hợp ngày càng nhiều
khối tính toán, thường được gọi là lõi IP (Intellectual Property), lôn trôn cùng một
chip nhàm đáp ứng các yêu cầu của ứng dụng. M ột hệ thống mà trước kia phải xây
dựng trên một hay thậm chí nhiều bo mạch thì giờ đày có thể được tích hợp lẽn
trên một phiến silicon (chip) có kích thước không qu á 1 inch'2 và do đó hình thành
thuật ngữ "hộ thống trên một vi m ạch” hay “hệ thống trên chip”, tiếng Anh gọi là
‘;Svstem -on-Chip (SoC)’\ Hộ thống trẽn chip được biết đến như là một phương pháp
thiết ké gần đây nhất cho phép tích hợp trên hệ thống khoảng từ vài chục đến vài
trăm lõi IP như đã kể trên. Việc tích hợp ngày càng nhiều khối IP lên trên một vi
mạch dẫn đến việc tăng nhu cầu truyền thông trên chip (truyền thông giữa các khối
ỈP với nhau). Bài toán thiế t ké các hộ thống trên chip chuyển thành bài toán thiết
kế kiến trúc truyền thông trên chip [Arm03A].
1.1 Hệ thống trên một chip
Hệ thống trên chip là m ô hình thiết kế cho phép tích hợp m ột máy tính hay một
hệ thống điện tử hoàn chỉnh gồm nhiều lõi IP lên trẽn m ột chip đơn. Lõi IP có thể
là vi xử lý nhúng (//P), khối xử lý tín hiệu số (DSP: Digital Signal Procesor), các

các vấn đề truyền thông trở nên phức tạp hơn. Cùng với sự p hát triển của cóng
nghệ bán dẫn, hộ thống trẽn chip với các kiến trúc truyền thông truyền thống đă
bộc lộ một số vấn đồ liên quan đến hiệu năng hoạt động, năng lượng tiêu hao, thời
gian trễ đáp ứng trên các kết nối, trên các cổng logic, về truvền thông cục bộ và
toàn cụ c hay các vấn đề liên quan đến qu á trình sản xuất.
Vấn dề về độ trễ: Công nghệ thiết kế vi mạch ngày càng p h á t triển, kích
thước vi mạch ngày càng tăng, dẫn đến độ tích hợp trôn m ột chip ngày càng cao.
Ví dụ như khi thiết kc với công nghệ nhỏ hơn micro (DSM: deep subm icron) thì
vấn đề về độ trễ ctậc biệt quan trọng [SylvOOAỊ. Khi đó, người thiết kế cần phải giải
quyết các vấn đề liên quan đến độ trễ đáp ứng của dây dẫn cục bộ, dây dẫn toàn
ỉ. ỉ. HỆ THỐNG TR Ê N M Ộ T CHIP
5
cục và của các cổng logic. Với các công nghệ mới. độ trễ đ áp ứng giữa đầu ra và
đầu vào của cổng logic rất nhỏ, đặc biệt khi so với độ trỗ dây dẫn. Ngoài ra. độ trễ
trên dây dẫn cục bộ trong các lõi IP cũng có sự chênh lệch khá lớn đối với độ trỗ
trên các dây dẫn nối giữa các lõi với nhau. Ngay cả độ trễ trên các dây dẫn toàn
cục cũng có sự khác nhau, khác nhau giữa các dây nối các lõi IP ờ gần với các dây
nối các lỏi IP ở xa. Như vậy, việc chia nhỏ cấu trúc bus dùng chung hứa hẹn có thể
giải quyết được vấn đề về độ trễ trên các dây dẫn dài.
Vấn đề đồng bộ toàn cục: Việc đạt được sự đồng bộ toàn cục càng trở nõn
khó khăn khi kích thước và tốc độ chip càng tăng. Các quá trìn h xử lý trong chip
dược chia nhỏ thành các xử lý bẽn trong các lõi IP. Khi đó mỗi lõi IP sẽ có m ột xung
clock riêng nên có sự đồng bộ cục bộ riêng. C hính vì thé rất khó đe đ ạt được sự đồng
bộ toàn cục giữa các xung clock của các lõi IP với nhau. T ừ đó. người ta nghĩ ra
một giải pháp mới gọi là hệ thống đồng bộ cục bộ - dị bộ toàn cục GALS (Globally
Asynchronous - Locally Synchronous) [.Jant03N], Mỗi IP trong hộ thống làm viộc
với m ột xung clock riêng, đồng bộ cục bộ trong lõi, còn khi ra khỏi lõi, các IP làm
việc với nhau thòng qua các phương thức h ỏi/đáp hay bắt tay (handshaking). Việc
xây dựng các hệ thống lớn từ các lõi IP riêng có đặc trưng thời gian khác nhau trở
nôn dễ dàng hơn.

truyền tín hiệu, vấn đề đồng bộ toàn hệ thống. Nếu chúng ta không cải thiện các
phương pháp kết nối truyền thống thì những hạn chế này sẽ tạo nên nút thắt cổ
chai, hạn chế việc thiết kế và xây dựng các hệ thống tích hợp [DallOlR, Beni02N\
Zcfe02A, RaduOSC].
(a) K ét nối điểm -tớ i-điểm (b) C h ia sc bus
Hình 1.2: Kiến trúc kết nối trong các hộ thống trê n chip.
Với kiểu kết nối ađ-hoc, truyền thông giữa các lõi IP được thực hiện th ông qua các
liên kết vật lý trự c tiếp (liên kết điểm-tới-điểm ) từ IP nguồn đến IP đích, hình 1.2(a).
Ưu điểm của kiểu kết nối này là chúng ta có được hiệu su ất truyền thông tối đa giữa
các đơn vị tham gia truyền thông (có thổ sử dụng tối đ a tài nguyên băng thông).
Tuy nhicn, các cấu trúc truyền thông kiểu này đòi hỏi m ột lượng lớn liên két trực
tiếp giữa các lõi IP trong khi hiệu quả sử dụng các liên kết này không lớn, tần suất
sử dụng vào khoảng 10% theo nghiên cứu của Daily và cộng sự [DallOlR.]. Số lượng
liên kết lớn sẽ làm cho không gian thực thi phần cứng tăn g và phức tạ p trong quá
trình đ ặt chỗ và định tuyến (Place & Route). Chính vì vậy, cấu trúc truyền thông
này sẽ trở nên phức tạ p cho việc thiết kế các hộ thống trên chip tro ng tương lai do
số lượng các lõi IP ngày càng nhiều hơn (số lượng các liên kết sẽ tăn g theo cấp số
mũ khi số lượng các lõi tăng).
1.2. CÁC KIẾN THÚC TRU YỀN THÔNG TRU Y Ề N THỐNG
Dể khác phục các nhược điểm của truyền thông điểm-tới-điểm, người ta nghĩ ra
giải pháp truyền thông bus như mô tả trong hình 1.2(b). Ngày nay với các hệ thống
trên chip phức tạp, truyền thông chia sẻ bus là loại cấu trúc truyền thông được sử
dụng phổ biến nhất trong các ứng dụng thương mại. Bus cung cấp giải pháp kết nối
đơn giản, hiệu quả m à qua đó các lỗi IP có thổ giao tiếp với nhau thông qua một
giao thức truyền thông. Néu so sánh với kết nối điểm-tới-điểm thì cấu trúc bus tỏ
ưu việt hơn nhiều, kết nối bus khá mềm dẻo và dễ dàng tái sử dụng. Tuy nhiên, cấu
trúc bus chỉ cho phép thực hiộn mỗi m ột quá trình truyền thông giữa các lôi IP tại
m ột thời điểm nh ất định. Băng thông của bus do đó được chia cho các IP và hiệu
su ấ t truyền thông giảm dáng kể khi số lượng các lõi IP tăng. Chúng ta cần phải xây
dựng cơ chế phân xử để quản lý quyền truy cập của các IP khi xuất hiện các yêu

trên chip. Nội dung của chương cũng đã đồ cập đến tầm quan trọng của việc xây
dựng cốc kiến trúc truyền thông tố c độ cao nhằm tăng hiệu suất hoạt động của hộ
thống theo ycu cầu của các ứng dụng. Chương này sè trình bày tổng quan vồ hộ
thống bus AMI3A A IIB, các đặc tính cơ bản và nguyên lý hoạt dộng nhằm cung
cấp các thông tin cần thiết cho phần nội dung thực nghiệm sẽ được trình bày trong
hai chương tiếp theo.
2.1 Tổng quan về hệ thống bus tốc độ cao A M B A
AHB
Kiến trúc bus tiên tiến dùng cho vi điều khiển (AM BA-Advanced M icrocontroller
Bus Architecture [AMBAspecj) là một kiến trúc bus dành cho các hệ thống trên
chip được công ty ARM đư a ra lần đầu tiên vào năm 1996. Q ua thời gian phát triển,
đến nay kién trúc bus AMBA đã có đốn ba phiên bản, phù hợp với nhiều mục đích
truyền thông khác nhau. Mỗi phiên bản là sự nâng cấp tương ứng với sự phát, triển
của hệ thống trên chip, cũng như yêu cầu về tốc độ và băng thông ngày càng cao
của các hộ thống này. B a phiên bản của hộ thống bus AMBA lần lượt là:
• Bus hệ thống tiên tiến ASB (Advanced System Bus) và bus ngoại vi tiến tién
APB (Advanced Peripheral Bus).
• Hệ thống bus tiên tiến hiệu năng cao AIIB (Advanced Iligh-pcrformancc Bus).
9
10 CHƯƠNG 2. KIẾN THÚC TRƯ YEN THÔNG AM BA AỈỈIÌ
• Giao tiếp mở rộng tiên tiến AXI (Advanced extensible Interface).
AHB là bus hộ thống thế hộ thứ hai của AMBA với mục đích hướng tới các thiết
kố cần hiệu năng cao. Dây là m ột hộ thống bus hỗ trợ đa bus chủ và có khả năng
cung cấp bãng thông rộng với tốc độ truvền dữ liộu cao. Mục đích của bus AIIB là
để đảm bảo quá trình truvền dữ liệu giữa các lõi IP cản độ rộng bus dữ liệu lớn và
tốc độ truyền cao.
M ột số đặc tính của bus AMBA AHB:
• Truyền thông theo khối (burst transfers).
• Phân chia quá (rình truyền (split transactions).
• Chuyển giao bus chủ trong m ột xung đơn.

việc đọc và ghi bàng cách cung cấp địa chỉ và thông tin đièu khiển. Lưu ý rằng tại
một thời điểm thì chỉ có m ột chủ bus được phép hoạt động. Còn mỗi đơn vị tớ bus
(bus slave) sẽ đáp ứng m ột hoạt động đọc hay ghi trong m ột khoảng không gian địa
chỉ được định trước. Cấc tín hiệu của đơn vị tớ sẽ trả về cho đơn vị chủ bus biết
quá trình truyền dữ liệu th àn h công, th ấ t bại hay đang được tiến hành.
Bộ phân xử bus (arbiter) được sử dụng để đảm bảo tại một thời điểm chỉ có
duy nhất một bus chủ được phép thực hiện quá trình truyền dữ liệu, đồng thời nó
cũng quản lý thứ tự ưu tiên truy cập bus của các bus chủ. Bộ phân xử bus chỉ tồn
tại trong hệ thống bus AHB có nhiều bus chủ. Bộ giải m ã tín hiệu địa chỉ (address
decoder) được dùng để giải m ã địa chỉ của mỗi lần truyền và cung cấp tín hiệu để
lựa chọn đơn vị tớ cần truyền đến. Các bộ phân kênh tín hiộu (m ultiplexor) là các
bộ phân kcnh tín hiệu địa chỉ và tín hiệu dữ liệu trong bus, để chuyển các tín hiệu
này đến đơn vị chủ bus chủ và đơn vị tớ đang th am gia vào quá trình truyền thông.
Khi hệ thống không có yêu cầu nào về truy cập bus. bộ phân xử bus sẽ cấp
quyền truy cập cho m ột đơn vị chủ bus, đơn vị chủ bus này được gọi là đơn vị chủ
bus m ặc định (default m aster). Vai trò của đơn vị chủ bus mặc định có thể được
trao cho một đơn vị chủ bus bất kỳ trong hệ thống, việc này được quy định bởi
người thiết kế hệ thống. Dơn vị tớ mặc định (default slave) là đơn vị bus tớ sẽ tham
gia vào quá trình truyền khi có một yêu cầu truyền đến một địa chỉ không nằm
12 CHƯƠNG 2. KIẾN TRÚC TR U YỀN t h õ n g AMHA AỈIB
H B U S R ỈO x
rbiter
Master
#1
HA DO R
HWDATA
Decoder
Master
#2
Hình 2.2: Kiến trúc bus AMBA AHB [AMBAspccỊ.

thấp, tín hiệu này sẽ tạo ra m ột trạng thái chờ trong quá trình t ruyền và cho phép
đơn vị tớ có them thời gian đổ cung cấp hoặc lấy m ẫu dữ liệu.
Trong m ột q uá trình truyền, đơn vị tớ sẽ thông báo các trạng thái hiện tạ i cùa
qu á trình truyền bằng cách dùng tín hiệu phản hồi HRESPị 1 : 0]. Tín hiệu này gồm
bốn trạng thái như sau:
• OKAY: được dùng đổ báo hiệu quá trình truyền đang diỗn ra bình thường và
khi tín hiệu HREADY chuyển mức HIGH thì báo hiệu là quá trình truyền đã
hoàn tất.
• ERROR: báo hiệu có m ột lỗi trong q u á trình truyền đã p hát sinh và do đó
quá trình truyền không thành công.
• RETRY và SP LIT : cả hai trạng thái này đều báo hiộu quá trình truyền không
thể hoàn thành ngay lập tức, nhưng đơn vị chủ bus có thể tiếp tục thử truyền
lại.
14
CHƯƠNG 2. KIẾN TRÚC TRU YỀN TIỈỎNG AMBA AIỈỈỈ
2.4 Các chế độ truyền thông của bus AM BA AHB
Bus AMBA AHB hỗ trợ các chế độ truyền thông khác nhau nhằm đáp ứng yêu
cầu của ứng dụng như: chế độ truyền thông cơ bản không có trạn g thái đợi, l.ruyền
thông cơ bản có trạng thái đợi, truyền thông khối.
M ộ t q u á t r ìn h tru y ề n cơ b ả n , k h ô n g có t r ạ n g th á i đ ợ i (Hình 2.3) bao
gồm 3 bước cơ bản:
• Dơn vị chủ bus phát tín hiộu địa chỉ và tín hiệu điều khiển lên bus tại sườn
lên của xung HCLK.
• Đơn vị tớ sẽ lấv m ẫu địa chỉ và thông tin điều khiển ở sườn lcn của xung nhịp
tiếp theo.
• Sau khi đơn vị tớ lấy m ẫu tín hiệu địa chì và điều khiển, nó có th ể bắt dầu xử
lý và phát tín hiệu dữ liệu cũng như tín hiệu phản hồi thích hợp về cho đơn
vị chủ bus. Dồng thời đơn vị tớ SC p hát tín hiệu HREADY ở mức cao đổ báo
hiệu quá trình truyền thành công.
Pha dia chỉ

AHB.
Q u á tr ì n h tr u y ề n cơ b ả n , có tr ạ n g th á i đ ợ i được m ô tả trong hình 2.4. Một
dơn vị tớ có thẻ chèn thêm các trạng thái đợi vào trong pha dữ liệu của bất kỳ quá
trình truyền nào đổ cho phép quá trìn h truyền có them thời gian hoàn thành. Diều
này được thực hiện như sau: ô đầu pha dữ liệu, đơn vị tớ sẽ đưa tín hiệu HREADY
về mức Ihấp để báo hiệu q uá trình truyền chuyển qua trạng thái đợi. Khi dữ liệu
2.4. CÁC CHỀ D ộ TRUYỀN THÔNG CỦA BUS AMBA A im
15
cho qu á trìn h truyền đ ã sẵn sàng, đơn vị tớ sẽ chuyển tín hiệu HREADY quay lại
mức cao tại sườn lẽn của xung HCLK, báo hiệu quá trình truyền thàn h công.
HCLK
HADDR13,:0' m m
_______ZXL
^ ' ~TÍ ^DCX XX-
Hình 2.4: Quá trình truyền thông cơ bản. có trạng thái đợi trên bus AMBA AHB.
Lưu V rằng, với qu á trình ghi dữ liệu, đơn vị chủ bus sẽ giữ dữ liệu ổn định trong
suốt các chu kỳ mở rộng. Còn với quá trình đọc dữ liệu thì đơn vị tớ chỉ phải cung
cấp dử liệu vào cuối chu kỳ cuối cùng. Khi một quá trình truyền được mở rộng như
trên, nó sẽ tác động đến việc mở rộng pha địa chỉ của quá trình truyền tiếp theo
như chỉ ra trong hình 2.5. Ta có thể thấy qu á trình truyền đến địa chỉ B có thêm
MCLK J I
________

________

________

_________
________
HAOORPVO! ■(); m )0 r ~ n ~ H P C X

* số nhịp (beats)) thì đ ịa chỉ của các quá trình truyền sẽ bị quav trỏ lại đến biên.
Thông tin về quá trình truyền khối sẽ được cung cấp bởi tín hiệu HBURST\2 : u|
và có 8 kiểu truyền được định nghĩa như trong bảng 2.1.
Bảng 2.1: Các kiểu truyền khối được bus AMBA AIIB hỗ trợ
H B U R S T ị2 : 0] K iều M ô t ả
000 SINGLE Truyền đơn
001
1NCR
Truyền khối tàng với độ dài b ất kỳ
010 W R AP4 Truyền khối cuộn với nhịp 4
011
INCR4 Truyền khối tăng với nhịp 4
100 W RAP8 Truyền khối cuộn với nhịp 8
101
INCR8 Truyền khối tăng với nhịp 8
110 W RAP16 Truyền khối cuộn với nhịp 16
111 INCR16 Truyền khối tăng với nhịp 16
Trong m ột số trường hợp, quá trình truyền đơn có thể được thực hiện bằng cách
sử dụng quá trình truyền khối tăng có chiều dài bất kỳ m à trong đó mỗi khối truyền
SC có chiều dài bằng một. Một quá trình truyền khối tăn g có thể có chiều dài bất
kỳ nhưng giới hạn là không được quá 1 KBytes địa chỉ biên.
M ột quá trình truyền khối tang với nhịp 4 được minh họa bằng giản (tồ xung
ở hình 2.6. Trong qu á trìn h này, khối truyền đàu tiên được thực hiện ở địa chỉ
/(,00000038. Các khối tiếp theo sẽ có địa chỉ tăng tuần tự với giá trị mồi lần tăng là
Abytes và kết thúc ở khối /ỉ00000044.
•2.4. CÁC CHỀ DỒ TRU YỀN TIỈÔNC, CỦA BUS AMBA Aìltì
17
H C L K
H T R A N S J 1 : 0 | ~ỴỴ'nQKseo ỵỵ
M A D D R Ị3 1 :0 J ’ V y o»>e JX X

____
A.&3.C A
_
A g».*oj A A HaiiiA A
V
VD5E V ■ VDSi \ / *\/DSĨ Y"': ' VOỂI w
/©i’ Ả____h
_______
h±-_± 'A
____AẢ
M
xxizzlxx
XX
:X)C
xx:
: x x
xx:
XX
xy:
Hình 2.6: Truyền khối tăng với nhịp 4.
2.4.1 Thông báo về quá trình truyền của đơn vị chủ bus
Khi diễn ra m ột q uá trình truyền thông, đơn vị chủ bus sc thõng báo cho bộ phân
xử và đơn vị tớ về kiểu truyền trông đang được thực hiện. Việc thông báo này giúp
cho bộ phãn xử và đơn vị tớ có thể biết được quá trình truyền nào đang diễri ra.
cũng như kết hợp cùng với tín hiệu
HBƯRST đổ giám sát quá trình truyền. Diều
này cho phép bộ phân xử xác định được thời điểm thay đổi các tín hiệu cấp quyền
truy cập bus, dồng thời báo cho đơn vị tớ biết vồ tình trạng sẵn sàng của đơn vị chủ
bus đé có thổ truyền d ữ liệu m ột cách hợp lý. Các qu á trình truyền trên hộ thống
bus AHB có thể là m ột trong bốn kiểu truyền: IDLE, BUSY, NONSEQ, SEQ như