Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
GI I THI U TÀIỚ Ệ ĐỀ
tài này trình bày v thi t k h th ng x lý nh Video trên FPGA (Cyclone       
II) bao g m các thành ph n: Thu nh n và s hóa tín hi u Video Analog, x lý nh      
Video s , hi n th lên VGA.   
Trong đ tài này ngoài Cyclone II các thành ph n tích h p trên Kit DE2 mà ta s s    
d ng là: Chip mã hóa tín hi u Video Analog ADV7181B, SDRAM IS42S16400 đ l u   
tr và xu t frame nh h p lý, c ng VGA (chip ADV7123) đ hi n th nh lên màn hình.        
Trang 1
Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
1. GIỚI THIỆU VỀ NGÔN NGỮ VHDL VÀ FPGA
1. NGÔN NGỮ VHDL
VHDL là một ngôn ngữ mô tả phần cứng (hardware description language),
mô tả hành vi của mạch điện hoặc hệ thống, từ đó mạch điện vật lý hoặc hệ thống có
thể được thực thi.
VHDL là viết tắt của VHSIC Hardware Description Language. Bản thân VHSIC
là viết tắt của Very High Speed Integrated Circuits (mạch tích hợp tốc độ cao), lần
đầu tiên được sáng lập bởi United State Department of Defense trong những năm 80,
sau đó tạo ra VHDL. Phiên bản đầu tiên là VHDL 87, lần nâng cấp sau đó có tên là
HDL 93. VHDL là ngôn ngữ mô tả phần cứng nguyên gốc đầu tiên được chuẩn hóa
bởi Institue of Electrical and Electronics Engineers (IEEE), tới chuẩn IEEE 1076.
Trong IEEE 1164, có một chuẩn được thêm vào là giới thiệu hệ thống logic đa giá trị
(multi-valued logic system).
Động cơ thúc đẩy cơ bản khi dùng VHDL (hay dùng Verilog) là VHDL là một
ngôn ngữ độc lập chuẩn của các nhà công nghệ, các nhà phân phối do đó chúng có
khả năng portable và kế thừa cao (reusable). Hai ứng dụng trực tiếp chính của
VHDL là trong mảng các thiết bị logic lập trình được (Programmable Logic Devices)
(bao gồm CPLDs – Complex Programmable Logic Devices và FPGAs – Field
Programmable Gate Arrays). Mỗi khi mã nguồn VHDL được viết, chúng có thể được
dùng để thực thi mạch điện trong các thiết bị lập trình được (từ Altera, Xilinx,
Almel, ..) hoặc có thể gửi đến các xưởng chế tạo các chíp ASIC. Hiện này, rất nhiều các

trong khi đang chạy.
FPGA được ứng dụng điển hình trong các lĩnh vực như: xử lý tín hiệu số, xử lý
ảnh, thị giác máy, nhận dạng giọng nói, mã hóa, mô phỏng (emulation)...FPGA đặc
biệt mạnh trong các lĩnh vực hoặc ứng dụng mà kiến trúc của nó yêu cầu một lượng
rất lớn xử lý song song, đặc biết là mã hóa và giải mã. FPGA cũng được sử dụng
trong những ứng dụng cần thực thi các thuật toán như FFT, nhân chập
(convolution), thay thế cho vi xử lý.
Hiện nay công nghệ FPGA đang được sản xuất và hỗ trợ phần mềm bởi các
hãng như: Xilinx, Altera, Actel, Atmel... Trong đó Xilinx và Altera là 2 hãng hàng đầu.
Xilinx cung cấp phần mềm miễn phí trên nền Windows, Linux, trong khi Altera cung
cấp những công cụ miễn phí trên nền Windows, Linux và Solaris.
1.2.1 KIẾN TRÚC FPGA
Trang 3
Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
Hình 1.1: kiến trúc FPGA
Mỗi nhà sản xuất FPGA có riêng cấu trúc FPGA, nhưng nhìn chung cấu trúc
được thể hiện giống như trong hình bên trên. Cấu trúc FPGA bao gồm có
configuration logic blocks (CLBs), configurable I/O blocks (IOB), và programmable
interconnect. Và tất nhiên, chúng có mạch clock để truyền tín hiệu clock tới các logic
block, và thêm vào đó có các logic resources như ALUs, memory và có thể có cả
decoders. Các phần tử lập trình được của FPGA có 2 dạng cơ bản là các RAM tĩnh
(Static RAM) và anti - fuses.
Configurable I/O Blocks:
Configurable Logic Blocks (CLBs) bao gồm các Look-Up Tables (LUTs) rất linh
động có chức năng thực thi các logic và các phần tử nhớ dùng như là các flip-flop
hoặc các chốt (latch). CLB thực hiện phần lớn các chức năng logic như là lưu trữ dữ
liệu,..
Configurable I/O Blocks:
Input/Output Blocks (IOBs) điều khiển dòng dữ liệu giữa các chân vào ra I/O
và các logic bên trong của FPGA. Nó bao gồm có các bộ đệm vào và ra với 3 trạng

1. CH C N NG VÀ D NG D LI U NGÕ RAỨ Ă Ạ Ữ Ệ
Nguôn anh cân x ly la tin hiêu analog video do DVD plalyer xuât ra. Kêt nôi ngò ̀ ́ ̀ ́ ́ ́ ́ ̃  
ra TV-Out composite cua DVD Player v i công TV-In trên Kit DE2 thi bố ̀   
ADV7181B se sô hoa tin hiêu nay sang chuân ITU - RTBT 656 la chuôi cac frame anh.̃ ́ ́ ́ ̀ ̀ ̃ ́  
Trang 5
Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
Môi điêm trong frame anh thu v đ c biêu di n d i dang I(x,y) trong đo x,y la toa đỗ ́ ́ ̀         
cua pixel trên frame va I la m c xam t ng ng cua pixel đo. Nh vây 1 frame anh thù ̀ ́ ́ ́ ́       
đ c se đ c biêu diên d i dang môt ma trân 2 chiêu 720 x 525 v i 720 la sô pixel trên 1̃ ̃ ́ ̀ ́ ̀ ́       
hang, 525 la sô hang trong 1 frame.̀ ̀ ́ ̀
Chuân Video ITU – RBT601:
Chuân ITU – RBT 610/656 đinh nghia môt thiêt kê cho viêc ma hoa môt khung̃ ́ ́ ̃ ́    
bao gôm 525 (ho c 625) line tin hiêu video t ng t thanh dang sô, truyên tin hiêu v ì ́ ̀ ́ ̀ ́ ́      
xung clock 27MHz. Môt single horizontal line co câu truc:́ ́ ́
EAV BLANKING SAV Active Video Data
EAV, BLANKING va SAV đêu la cac tr ng (field) phân biêt đê đ ng bô d liêù ̀ ̀ ́ ̀ ̃      
đ c truyên.̀
EAV va SAV êu la cac tr ng 4 byte:̀ ̀ ̀ ́ ̀ 
EAV: cho biêt điêm kêt thuc c a Active Video Data trong line hi n hanh́ ́ ́ ̀  
cung nh la điêm b t đâu cua line tiêp theo.̃ ̀ ́ ̀ ́   
SAV: bao hiêu điêm b t đâu cua Active Video Data trong line hiên hanh.́ ́ ̀ ̀    
FFh 00h 00h XY
Byte th t XY  ch a thông tin v tr ng đ c truy n,     tình tr ng c a 
kho ng tr ng (field blanking) theo chi u d c (Vertical) ho c c a dòng tr ng (line     
blanking) theo chi u ngang (horizontal):
MSB LSB
1 F V H P3 P2 P1 P0
Bit Symbol Ch c n ng 
7 1 Luôn m c 1 
6 F Field Bit: 0 => Field1; 1 => Field2

Line 624 Line 1
Line 23 Line 20
Line 311 Line 264
Line 336 Line 283
Trang 7
Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
V-digital field identification
Field 1 F=0
Field 2 F=1
Line 1 Line 4
Line 313 Line 266
Cach đ t gia tri cac bit F,V theo tr ng (Field 1 ho c 2) va tinh hiêu dunǵ ́ ́ ̀ ̀ ́     
(Active or Blanking) se đ c hiêu ro h n qua bang mô ta môt frame gôm 525̃ ̃ ̀     
horizontal line sau :
Field 1 (F=0) : 262 line t line 4 đên line 265; ̀ ́ Field 2(F=1) : 263 line t linè
266 đên line 3́
Active or Blanking : cac Active video data va cac Vertical Blankinǵ ̀ ́
Interval đ c s p xêp xen ke nhau :́ ́ ̃ 
Active portion (V=0) Odd Field : 244 line t 20->263; Even Field: 243 line t̀ ̀ 
283->525;
Vertical Blanking Interval (V=1): 38 line gôm 19 line t 1->19 va 19 line t̀ ̀ ̀ ̀ 
266->282;
Trang 8
Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
Hình 2.1: Frame anh theo chuân ITU656 
Môt horizontal line tin hiêu se gôm cac thanh phân sau:́ ̃ ̀ ́ ̀ ̀ 
Blanking: trong suôt th i gian truyên tin hiêu Video, gi a cac Active videó ̀ ̀ ́ ̃ ́  
signal Segments se la cac horizontal blanking interval. Gia tri cua cac byte trong̃ ̀ ́ ́ ́ 
tr ng nay se phai phu h p v i cac câp đô (level) cua cac tin hiêu Cb, Cr va Y t ng̀ ̀ ̃ ̀ ́ ́ ́ ́ ́ ̀       
ng theo quy t c sau: Cb = 80h; Y = 10h; Cr = 80h ta co chuôi byte : 80h, 10h, 80h,…́ ́ ́ ̃ 

10
Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
môt luông đia chi hay d liêu. Cac ngoai vi đap tra l i START va dich chuyên 8 bit ti p̀ ̃ ́ ́ ̀          
theo (7 bit đia chi va 1 bit đoc/ghi), cac bit nay đ c truyên t bit cao (MSB) đên thâp̀ ́ ̀ ̀ ̀ ́ ́    
(LSB). Cac ngoai vi khi đa nhân ra cac đia chi đ c truyên thi đap ng b ng cach gí ̃ ́ ̀ ̀ ́ ́ ̀ ́ ̃       
SDA = 0 trong toan bô chu ky th 9 cua xung clock goi la ACK. Cac thiêt bi khac thì ̀ ́ ̀ ́ ́ ́ ̀    
se rut khoi bus tai điêm nay va bao toan trang thai IDE (khi ca SDA va SCLK đêu ̃ ́ ̀ ̀ ̀ ́ ̀ ̀     
m c cao đê cho cac thiêt bi theo doi 2 line nay, ch START va đia chi đ c truyên đung).́ ́ ̃ ̀ ̀ ̀ ̀ ́       
Bit đoc/ghi chi ra h ng cua d liêu, LSB = 0/1 thi master ghi/đoc thông tin vao/t́ ̃ ̀ ̀ ̀       
ngoai vi.
ADV7181B hoat đông nh thiêt bi Slave tiêu chuân trên Bus, ch a 196 đia chi coń ́       
(Subaddress la đô lêch cua đia chi cân thao tac v i đia chi thiêt bi) đê cho phep truy câp cac̀ ̀ ́ ́ ́ ́ ́          
thanh ghi nôi. iêu đo giai thich r ng byte đâu tiên la đia chi cua thiêt bi va byte th 2 là ́ ́ ̀ ̀ ̀ ́ ̀ ́ ̀        
đia chi con đâu tiên. Cac đia chi con nay t đông t ng dân cho phep truy đoc/ghi đia chì ́ ̀ ̀ ́         
con b t đâu. S truyên d liêu thi luôn bi ng t b i điêu ki n d ng (STOP). Ng i dunǵ ̀ ̀ ̃ ̀ ́ ̀ ̀ ̀ ̀        
co thê truy câp t i bât c duy nhât 1 thanh ghi đia chi con trên c s 1-1 khi không co ś ́ ́ ́ ́ ́       
câp nhât toan bô cac thanh ghi. đê tai nay ta không s dung chê đô câp nhât toan bô mà ́ ̀ ̀ ̀ ́ ̀ ̀   !      
chi truy câp vao cac thanh ghi cân thiêt cac đia chi con trên c s 1-1.̀ ́ ̀ ́ ́    
START va STOP co thê xuât hiên bât ki đâu trong s truyên d liêu, nêu cac điêu kiêǹ ́ ́ ́ ̀ ̀ ̃ ́ ́ ̀     
nay đ c kh ng đinh ngoai chuôi liên tuc v i cac thao tac đoc va ghi thông th ng,̀ ̀ ̃ ́ ́ ́ ̀ ̀ "     
thi no tac đông lam bus tr vê trang thai IDE. Nêu đia chi ng i dung phat ra không phù ́ ́ ̀ ̀ ́ ́ ̀ ̀ ́ ̀    
h p (invalid) thi ADV7181B se không g i xac nhân ACK va tr vê trang thai IDE.̀ ̃ ́ ̀ ̀ ́   
Nêu cac đia chi con t đông t ng dân rôi v t qua gi i han đia chi con cao nhât:́ ́ ̀ ̀ ́ ́ ́         
• Nêu đang đoc thi nh ng gia tri ch a đ ng trong thanh ghi co đia chi coń ̀ ̃ ́ ́ ́      
cao nhât se đ c tiêp tuc đoc cho đên khi Master phat 1 NACK (SDK không bi đ á ̃ ́ ́ ́    
xuông m c thâp trong toan bô chu ky th 9) đê chi r ng viêc đoc kêt thuc.́ ́ ́ ̀ ́ ̀ ́ ́       
• Nêu đang ghi thi nh ng gia tri cua byte không phu h p se không đ ć ̀ ̃ ́ ̀ ̃    
load.
Trang
11

d i (BANK) nh , m i d i có dung l ng 1024576 t (Words) 16 bit v i t c đ # $   % #  &
truy n d li u có th lên đ n 133MHz.    
1. NGUYÊN T C HO T NG' ( )
Th c hi n vi c truy n d li u qua các chân đ a ch và d li u d i s chi ph i       *   #  
c a các chân di u khi n:  
• CKE cho phép xung clock. Khi tín hi u này m c th p, chip x lý   
gi ng nh là xung clock hoàn toàn b d ng l i.   % 
• /CS l a ch n chip: m c cao, thì b qua t t c các đ u vào khác (ngo i   +    
tr CKE), và ho t đ ng nh m t l nh NOP nh n đ c.%  &  &   
• DQM m t n d li u: Khi cao, nh ng tín hi u này kh ng ch d li u         
vào/ra. Khi đi kèm v i s vi t, d li u không th t s vi t vào. Khi d li u đ c gi #           
m c trong hai chu k tr c m t chu k đ c, vi c đ c không đ c đ a ra t chip. Trên , # & ,      %
m t chip nh x16 hay DIMM, v i 1 t 8 bit thì có m t hàng DQM.& # # % &
• /RAS Row Address Strobe là bit đi u khi n cho qua đ a ch hàng.   *
• /CAS Column Address Strobe bit đi u khi n cho qua đ a ch c t.   * &
• /WE Write enable cho phép ghi.
Các tín hi u  /RAS, /CAS, /WE dùng đ l a ch n 1 trong 8 l nh. Nói chung thì   
dùng đ phân bi t các l nh đ c, ghi.   
SDRAM bên trong đ c chia thành trong 2 hay 4 d i (Bank) d li u n i đ c    & &
l p bên trong. M t ho c hai đ a ch vào c a d i (Bank) BA0 và BA1 s l a ch n Bank &   *     
mà l nh tác đ ng đ n. & 
Trang
13
Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
Ph n l n các l nh đ u s d ng đ a ch đ c đ a vào ngõ vào đ a ch . Nh ng có #      *    * 
m t s l nh l i không s d ng chúng, hay ch bi u di n m t đ a ch c t, vì v y ta s&      *   &  * &  
d ng A[10] đ l a ch n nh ng ph ng án.     
B ng 1: Các ch truy c p SDRAMả ế độ ậ
/CS /RAS /CAS /WE Ban A10 An L nhệ
H X X X X X X

là đóng hàng l i.
L L H H Bank Row
Active (kích ho t):
m m t hàng v i & #
l nh Read và Write.
L L H L Bank L X
Precharge (n p
l i): Ng ng ho t  
đ ng hàng hi n hành& 
c a bank (d i) 
đ c ch n. 
Trang
14
Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
L L H L X H X
Precharge all (n p
l i toàn b ): Ng ng & 
ho t đ ng hàng &
hi n hành c a t t  
c các bank (d i). 
L L L H X X X
Auto refresh (t
đ ng làm t i): làm& 
t i t ng hàng c a % 
t ng bank, s% 
d ng b đ m n i. &  &
T t c các d i ph i   
đ c n p l i.  
L L L L 0 0 Mode
Lode mode

truyền khối (Burst terminal), nạp lại (precharge). Lệnh đọc, ghi bắt đầu truyền khối và
có thể bị ngắt bởi những ngắt sau:
Ngắt một đọc khối dữ liệu:
Sau một lệnh đọc thì bất cứ lúc nào cũng có thể có một trong các lệnh: đọc, kết
thúc truyền khối, hoặc là nạp được phát ra. Và sẽ ngắt đọc khối này nếu có một ngầm
định CAS được cấu hình. Nếu có 1 lệnh đọc ở thời điểm 0, 1 lệnh đọc khác ở chu kỳ 2,
ngầm định CAS ở chu kỳ 3 thì lệnh đọc đầu tiên sẽ truyền khối dữ liệu ra ngoài ở chu
kỳ 3 và 4, và kết quả của lệnh đọc thứ 2 sẽ bắt đầu xuất hiện ở chu kỳ 5.
N u l nh chu k 2 là k t thúc truy n kh i ho c là n p l i Bank kích ho t thì  ,       
không có d li u ra chu k 5.  ,
M c dù vi c ng t l nh đ c có th xu t hi n m t Bank b t k , nh ng l nh  -      &  ,  
n p l i ch ng t vi c đ c kh i n u nó tác đ ng trên cùng m t Bank ho c t t c các Bank,  * -     & &   
n u l nh này h ng đ n m t Bank khác thì vi c đ c kh i v n ti p t c.  #  &    .  
S ng t đ c t o ra b i m t l nh ghi thì c ng có th nh ng s khó kh n h n. -   &  /     
Th c hiên đi u này nh vào m t tín hi u DQM đ kh ng ch ngõ ra c a SDRAM, vì   &     
v y trong kho ng th i gian này, chíp đi u khi n b nh có th lái d li u đi qua chân     & #   
DQ đ ghi vào SDRAM. Vì tác đ ng c a DQM trên l nh đ c thì b trì hoãn 2 chu k trong &     ,
khi đ i v i l nh đ c thì ngay l p t c, nên DQM ph i lên m c cao (raised) s m h n 2 #       # 
chu k tr c khi có l nh ghi., # 
th c hi n đi u này trong 2 chu k thì yêu c u đ nh v th i đi m SDRAM t t    ,      -
ngõ ra t i 1 c nh lên xung Clock và th i đi m d li u đ c cung c p (cho l nh ghi )        
nh ngõ vào c a SDRAM c nh ti p theo c a Clock.    
M t ng t ghi kh i d li u:     
Trang
16
Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
B t k l nh đ c, ghi, hay k t thúc truy n t i m t Bank b t k s k t thúc ,     # &  ,  
(d ng) vi c ghi kh i ngay l p t c, d li u trên chân DQ khi l nh th 2 đ c phát thì%         
ch do l nh này s d ng.*   
Ng t ghi kh i v i l nh precharge (đ n cung m t Bank) thì khá ph c t p. ó là-  #   &   

Trang
17
Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
- Ch đ truy n kh i tu n t : nh ng t tr h n đ c truy c p trong vi c &      %     
t ng d n đ a ch , khi k t thúc thì quay tr l i đi m b t đ u kh i. Ch ng h n, v i m t   *    -   "  # &
tuy n kh i có chi u dài là 4, và đ a ch c t đ c yêu c u là 5, nh ng t s truy c p theo    * &    %  
th t 5-6-7-4. N u chi u dài truy n kh i là 8, th t truy c p là 5-6-7-0-1-2-3-4.        
i u này đ c th c hi n b i vi c thêm m t b đ m đ a ch c t, và b qua s nh khi đi      & &   * & +  #
h t kh i. 
Ta có th l a ch n chi u dài kh i và ki u truy c p kh i b ng cách s d ng ch        1   
đ thanh ghi đ c mô t ph n ti p theo.&    
Ch thanh ghi c a SDRAM:  
T c đ d li u đ n SDRAM có m t ch đ thanh ghi 10 bít đ n l p trình đ c. &    &  &   
Sau đó chu n SDRAM t c đ d li u kép SDRAM b sung thêm ch đ thanh ghi, đ nh2  &     & 
đ a ch s d ng nh ng chân đ a ch Bank. V i SDR SDRAM, chân đ a ch Bank và đ a ch *     * #  *  *
hàng A[10] và cao h n thì đ c l đi, nh ng ph i là 0 trong khi ch đ ghi vào thanh      &
ghi. Trong chu k c a ch đ thanh ghi thì các giá tr n p vào M[9:0] chính là các bit đ a,   &   
ch .*
- M[9] chế độ ghi từng khối, ở mức 0 thì ghi sử dụng chế độ và chiều dài
truyền khối ở chế độ đọc, ở mức 1 thì tất cả các ghi không phải là truyền khối (định vị
đơn).
- M[8:7] ch đ v n hành, mu n ch đ l u tr thì đ t giá tr 00.  &    &    
- M[6:4] ng m đ nh CAS ch v i các giá tr h p l là 010 (CL2) và 011  * #   
(CL3). Ch ra s chu k gi a l nh đ c và d li u đ c g i ra t Chip. Chip s hoàn*  ,        % 
thành m t gi i h n c b n trong nanô-giây d a trên giá tr này; khi kh i t o, b đi u& #       & 
khi n b nh ph i s d ng ki n th c c a nó v t n s xung Clock và d ch gi i h n & #           # 
kia thành nh ng chu trình. 
- M[3] ki u truy c p các t trong kh i : 0 thì truy c p tu n t , 1 thì truy  %    
c p đan xen. 
- M[2:0]: chi u dài kh i: giá tr 000, 001, 010 và 011 ch ra kích th c   * #

gì b nh ch a đ ng s b m t. ây là ph ng pháp đ d ng toàn b xung Clock trong& #         % &
kho ng th i gian này đ ti t ki m n ng l ng.      
Cu i cùng, n u CKE m c th p vào lúc m t l nh làm t i t đ ng đ c g i    &    &  
đ n SDRAM, SDRAM ch n ch đ t làm t i ( seft-refresh mode). T ng t   &    
Power Down, nh ng SDRAM dùng m t timer n i đ phát ra các chu k làm t i n i khi & &  ,  &
c n thi t. Trong th i gian này thì d ng xung Clock. Ch đ t làm t i tiêu th ít n ng   %  &    
Trang
19
Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
l ng h n so v i ch đ Power Down, nh ng v n cho phép b đi u khi n b nh  #  &  . &   & #
disable toàn b .&
4. C CH HI N TH NH LÊN MONITORƠ Ế Ể Ị Ả
1. NGUYÊN T C CHUNG.Ắ
hi n th hình nh ra màn hình đ c tích h p thì c n ph i có m t b VGA        & &
Grenerator v i các tín hi u và c ch làm vi c nh sau:#     
4.1.1 VGA COLOR SIGNALS.
Có 3 tín hi u color là: red, green và blue g i tín hi u màu s c (color   -
information) đ n màn hình VGA. M i m t tín hi u đi u khi n m t súng b n đi n t $ &    & -  
(electron gun) đ phóng các h t electron v lên m t màu c b n t i m t đi m trên màn   &    & 
hình. D i c a tín hi u n m t t 0V (t ng ng v i màu t i hoàn toàn) và 0.7V (sáng   1 % %   # 
hoàn toàn) đi u khi n c ng đ c a m i thành ph n màu và 3 thành ph n màu k t h p v i   &  $     #
nhau t o lên màu c a đi m nh (dot) hay ph n t nh (pixel) trên màn hình.      
Hình 4.1: VGA Connection
Tùy vào độ rộng A bít của tín hiệu màu ngõ vào tín mà mỗi màu analog ở ngõ ra
là một trong 2
A
mức với bộ chuyển đổi digital to analog A bit, 3 tín hiệu analog kết hợp
với nhau tạo nên phần tử ảnh (pixel) với 2
A
x 2

Pulse width 64µs 1,600 2 3.84µs 96
T
FP
Front porch 320µs 8,000 10 640ns 16
T
BP
Back porch 928µs 23,200 29 1.92µs 48
Trang
21
Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
4.1.3 VGA GENERATOR.
Hệ thống bên ngoài ghi giá trị pixel vào trong thanh ghi pixel (data register).
Nội dung của thanh ghi này được dịch sau mỗi xung cloch để thay thế pixel hiện tại.
Các bit này được gửi đến bộ DAC để chuyển sang dạng tín hiệu màu analog. Rồi kiểm
tra xem giá trị trên chân Blank để xuất ra cổng VGA.
Hai mạch tạo xung đồng bộ (pulse generation circuit) được dùng để tạo các
xung đồng bộ dọc (VSYNC) và ngang (HSYNC). Bộ hirizontal sync generator có đầu
ra là tín hiệu gate một chu kì trùng khớp với sường lên của xugn đồng bộ ngang
(horizontal sync pulse), tín hiệu gate này nối với tín hiệu clock – enable của bộ vertical
sync generator vì thế nên clock – enable chỉ cập nhật bộ đến thời gian sau mỗi dòng
pixel (line of pixels). Tín hiệu gate của vertical sync generator được dùng như tín hiệu
báo kết thúc một frame, đồng thời nó cũng reset và xóa toàn bộ nội dung của pixel
buffer nên bộ VGA generator luôn khởi động từ trạng thái xóa sạch hoàn toàn với mọi
frame.
Bộ tạo tín hiệu đồng bộ cũng tạo ra các tín hiệu horizontal và vertical blanking.
Khi dùng phép toán OR logic ta được tín hiệu blanking toàn cục.
2. B VGA DAC ADV7123Ộ
Kit DE2 tích hợp một bộ VGA DAC và ADV7123 với cấu trúc
 Hỗ trợ tín hiệu màu 10 bit ở ngõ vào, với bộ DAC 10 bit sẽ cho ra mức
màu Analog ở ngõ ra, tuy nhiên trong thiết kế dữ liệu màu ta cung cấp cho ADV7181

VGA controller đ đi u khi n vi c xu t d li u, đ a ch phù h p (xu t xen k các line        *   
thu c Odd field và Even field).&
Kh i x lý nh YUV: x lý d li u nh nh n đ c t SDRAM BUFFER r i         % 
xu t ra d li u nh cho kh i Convert YUV to RGB.    
Trang
24
Đồ án cơ sở GVHD: Th.s Cao Trần Bảo Thương
Kh i ConvertYUVtoRGB: ADV718B xu t ra nh video d ng YUV, đ có    
th hi n th lênh VGA thì tr c tiên chuy n đ i thành d ng RGB.   #   
Kh i VGA_Controller: Nh n d li u nh RGB t kh i ConvertYUVtoRGB     % 
đ xu t d li u và tín hi u đ ng b cho video DAC7123, đ ng th i c ng phát ra các tín      &   /
hi u đi u khi n SDRAM_BUFFER đ xu t d li u t SDRAM.       %
6. KH I I2C_VIDEO_CONFIGỐ
1. S KH IƠ ĐỒ Ố
Hình 6.1: S kh i I2C_Video_Config  
Tên
Mô t
ICLK
Xung Clock 50MHz t kit DE2%
RESET
Tín hi u Reset h th ng  
I2C_SCLK
Ngõ ra ch a xung Clock cung c p cho ADV7181B 
I2C_DATA
Port 2 chi u đ c u hình các giá tr thanh ghi c a ADV7181B    
Trang
25