2009
dce
Thiếtkế mạch số dùng HDL
Thiết

kế

mạch

số

dùng

HDL
Chương 2: Thiết kế mạch luận lý tổ hợp
0
09
Nội dung chính
n
g 2
0
•Luận lý tổ hợp và đại số Boole
•
Qui tắctốigiản đạisố Boole
eeri
n
•
Qui

tắc


09
Nội dung chính
n
g 2
0
•Luận lý tổ hợp và đại số Boole
•
Qui tắctốigiản đạisố Boole
eeri
n
•
Qui

tắc

tối

giản

đại

số

Boole
•Biểu diễn mạch luận lý tổ hợp
ể
E
ngin
• Đơn giản hóa bi
ể

ngõ vào tạithời điểm
t
C
om
bi
na
ti
ona
l
Logic
c
d
y2
y3
E
ngin
ngõ

vào

tại

thời

điểm

t
• Sequential circuit

Trạng thái ngõ ra phụ

Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
Điện áp nguồn
n
g 2
0
• GND = 0V
•
Năm 1980 V
=5V
eeri
n
•
Năm

1980

V
DD
=

5V
•V
DD
ngày càng giảm trong các bộ xử lý hiện
đại

Transistor
n
g 2
0
• nMos
eeri
n
E
ngin
• pMos
ter
E
o
mpuC
o
©2009, Pham Quoc Cuong
6
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
Công nghệ CMOS
nMos
n
g 2
0
• Complementary metal-
oxide semiconductor

p
ter 2
In
v
ert

gate
NAND

gate
NOR gate
0
09
Song song và nối tiếp
n
g 2
0
• nMOS: 1 = ON
•
p
M
OS
:
0
=
O
N
• Nối tiếp (Series): cả hai
transistor phải đóng (ON)
eeri

a
1
101
ter
E
(a)
b
b
0
b
1
b
0
b
1
OFF OFF OFF ON
a
a
a
a
(c)
b
b
OFF ON ON ON
b b b
o
mpu
a
b
a

o
©2009, Pham Quoc Cuong
8
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
(b)
b
bbbb
ON OFF OFF OFF
(d) ON ON ON OFF
b
b
b
b
0
09
Quy tắc “Conduction Complement”
n
g 2
0
•Các cổng CMOS luôn sinh ra giá trị 1/0
•Ví
dụ
: NAND
eeri
n
dụ
 Nối tiếp ở nMOS: Y=0 khi và chỉ khi cả hai ngõ nhập là 1

ter 2
0
09
CMOS Inverter
n
g 2
0
eeri
n
AY
0
V
DD
E
ngin
1
A
Y
ter
E
A
Y
o
mpu
GND
AY
C
o
©2009, Pham Quoc Cuong
10

Y
0
ON
o
mpu
GND
AY
C
o
©2009, Pham Quoc Cuong
11
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
CMOS Inverter
n
g 2
0
eeri
n
AY
01
V
DD
E
ngin
10

g 2
0
A
B
Y
eeri
n
A
B
Y
00
Y
E
ngin
01
10
A
Y
ter
E
11
B
o
mpuC
o
©2009, Pham Quoc Cuong
13
Advanced Digital Design with the Verilog HDL –
cha
p

11
B=0
OFF
o
mpuC
o
©2009, Pham Quoc Cuong
14
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
CMOS NAND Gate
n
g 2
0
A
B
Y
eeri
n
A
B
Y
001
Y=
1
OFF

B
Y
eeri
n
A
B
Y
001
Y=
1
ON
OFF
E
ngin
011
101
A=1
Y=
1
ON
ter
E
11
B=0
OFF
o
mpuC
o
©2009, Pham Quoc Cuong
16

ON
ter
E
110
B=1
ON
o
mpuC
o
©2009, Pham Quoc Cuong
17
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
CMOS NOR Gate
n
g 2
0
A
B
Y
eeri
n
A
B
Y
001

n
•
Y

là

1

nếu

TỒN

TẠI

ngõ

vào

là

0
E
ngin
A
Y
ter
E
A
B
o


vẽ

cấu

tạo

transistor

của cổng NOR 4 ngõ vào (4-inputs NOR gate)
E
ngin
A
B
ter
E
C
D
o
mpu
D
Y
C
o
©2009, Pham Quoc Cuong
20
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2

E
nginter
E
o
mpuC
o
©2009, Pham Quoc Cuong
21
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
Các cổng kết hợp (compound)
n
g 2
0
• Các cổng kết hợp (Compound gates) có thể biểu diễn bất kỳ
hàm đảo (not) nào bất kỳ
eeri
n
E
nginter
E
o
mpuC
o
©2009, Pham Quoc Cuong
22

inversion

(bubble)

on

the

last

cell

(the bubble-out schematic). Use de Morgan’s theorems —“A NAND
is an OR with inverted inputs and a NOR is an AND with inverted
inputs”—to push the output bubble back to the inputs (this the dual
E
ngin
icon or bubble-in schematic).
2. Form the n -channel stack working from the inputs on the bubble-out
schematic: OR translates to a parallel connection, AND translates to
a series connection If you have a bubble at an input you need an
ter
E
a

series

connection
.
If


at

the

inputs
the

bubbles

on

the

gate

terminals

of

the

p

channel transistors take care of these). If you do not have a bubble
at the input gate terminals, you need an inverter (these will be the
same input gate terminals that had bubbles in the bubble-out
schematic)
C
o

Example: AOI22
n
g 2
0
•Y =
)()( DCBA 
eeri
n
A
B
C
D
A
B
C
D
E
ngin
ABCD
A
B
CD
(a) (b)
ter
E
A
B
DC
(c)
(d)