GIỚI THIỆU
I. Tổng quan:
Luận văn này thực hiện việc xây dựng bộ điều khiển và nhận dạng tiếng nói
bằng xử lý tín hiệu số DSP56002.
Một vài thập niên trước đây, việc nhận dạng tiếng nói bằng máy chỉ tồn tại
trong suy nghĩ của các nhà khoa học viễn tưởng, tuy nhiên trong một vài năm gần
đây, vấn đề tìm hiểu và thực hiện một hệ thống nhận dạng tiếng nói một cách tự
động đã được đưa vào nghiên cứu trong các viện nghiên cứu trên khắp thế giới.
Những ứng dụng thực tiễn mà hệ thống này sẽ mang lại là vô cùng lớn như các máy
tính của chúng ta sẽ không cần bàn phím, các hệ thống điều khiển sẽ không cần các
bảng điều khiển phức tạp, máy điện thoại sẽ không còn cần đến các bàn quay số
có thể xem là một bước đột phá trên tất cả các lĩnh vực trong cuộc sống của chúng
ta. Do đó vấn đề nghiên cứu các phương pháp nhận dạng tiếng nói là một vấn đề đã
và đang thu hút rất nhiều sự đầu tư và nghiên cứu của các nhà khoa học trên khắp
thế giới. Tuy nhiên cho đến nay kết quả mang lại còn rất hạn chế vì sự phức tạp của
tiếng nói con người.
Đối với nước ta, vấn đề nhận dạng tiếng nói đang ở trong giai đoạn đầu và
các kết quả đạt được cho đến nay vẫn còn khiêm tốn. Luận văn này nghiên cứu
thử nghiệm một hướng nhận dạng tiếng nói dựa trên đặc trưng ngữ âm quan
trọng của tiếng nói là formant. Công cụ toán học có thể sử dụng là phép phân
tích Fourier thời gian ngắn STFT(Short Time Fourier Transform). Nhận dạng
tiếng nói là bộ phận nòng cốt trong bộ điều khiển tiếng nói cần thiết kế.
II . Những nội dung chính của luận văn:
Các chương 2, 3, 4, 5, 6 giới thiệu về xử lý tín hiệu số DSP56002, bộ giao
tiếp âm thanh đa năng Codec 4215, bộ nhớ mở rộng, mạch giao tiếp và điều khiển.
Chương 2 giới thiệu tổng quát về bộ xử lý tín hiệu số DSP56002. Tiếp đến Chương
3 mô tả cụ thể các chức năng của DSP56002 bao gồm: cấu trúc và các chế độ định
địa chỉ của DSP56002; các thanh ghi trong và chế độ hoạt động của các PORT của
DSP56002. Chương 4 mô tả tập lệnh xử lý tín hiệu số DSP56002. Chương 5 giới
thiệu về CODEC giao tiếp âm thanh đa năng CS4215, bộ đồng bộ giao tiếp nối tiếp
(SSI) của bộ xử lí DSP56002 được sử dụng để thích nghi với sự truyền dữ liệu nối

DSP56002 là một loại trong họ xử lí DSP56000 bao gồm bộ phận chính xử lí
tín hiệu số tương thích vơí họ 56000, được nạp bằng RAM chương trình trên
chip, có 2 RAM dữ liệu độc lập, 2 ROM dữ liệu với các bảng sine, µ-law va A-
law. DSP56002 chứa bộ giao tiếp truyền thông nối tiếp, giao tiếp chủ song song,
bộ đếm thời gian/sự kiện, bộ vòng khóa pha, một cổng mô phỏng trên chip.
Bộ xử lí DSP56002 cung cấp các đặc trưng phong phú trong việc xử lí tín
hiệu số.
DSP56002
24 bit
DSP56000
Family manual
#DSP56KFAMUM/AD
DSP56002
Technical data
#DSP56002/D
DSP56002
User’s Manual
#DSP56002UM/AD
DSP56002 Technical Literature
I.KHỐI TRUNG TÂM XỬ LÍ TÍN HIỆU SỐ
1.Những bộ phận chính:
1.1.Ba đơn vị thực thi độc lập:
• Đơn vị dữ liệu số học logic
• Đơn vị cấp phát địa chỉ(AGU)
• Đơn vị điều khiển chương trình
1.2.Bốn bus dữ liệu 24 bit độc lập:
• Bus dữ liệu X (XDB)
• Bus dữ liệu Y (YDP)
• Bus dữ liệu chương trình (PDB)
• Bus dữ liệu toàn cục (GDB)

đường nối dành cho truy xuất ngoài.
• Trình biên dịch Motorola.
• Cửa sổ giao diện của phần mềm debug EVM.
Phần mềm chạy trong MS-DOS và nối liền với EVM qua port nối tiếp RS-
232. Người sử dụng phải cung cấp nguồn 7→9V AC và DC, 700mA và cáp RS-
232 với 9 bus dữ liệu.

C.GIỚI THIỆU TỔNG QUÁT CÁC CHÂN:
Error: Reference source not found
RS-232
MC68705
MCU
FLASH
EEPROM
32Kx24
SDRAM
DSP56002
STEREO
A/D-D/A
A/D –D/A
SSI
SC
I
RS-232
OnCEPORT
MÁY
TÍNH
D0-D23
A0-A15
PS

11PB/W/HR
14PB/HACK
RXD/PC0
TXD/PC1
SCLK/PC2
SC0-SC2/PC3-PC5
SCK/PC6
SRD/PC7
STD/PC8
DSCK/OS1
DSI/OS0
DSO
PCAP
CKP
PLOCK
DR
PINIT
CKOUT
Port B
Host
Port C
SSI
OnCE
PLL
Bus
Control
Clock
Oscillator
VCC
GND

3.Năng lượng và xung nhịp:
3.1 . Nguồn điện (VCC) , đất (GND):
Có 6 cặp chân nguồn và đất dùng cho các chức năng: logic nội, bộ đệm
ngỏ ra bus địa chỉ, dữ liệu, cổng B và C, Once, PLL, chân CKOUT.
3.2 . Xung nhịp ngoài / Đầu vào tinh thể (EXTAL):
Đầu vào EXTAL giao tiếp bộ dao động tinh thể bên ngoài hoặc bên trong.
3.3 . Đầu ra tinh thể (XTAL):
Đầu ra này nối với chân ra của bộ dao động tinh thể bên trong với một tinh
thể bên ngoài.
4.Giao tiếp chủ:
4.1 . Bus dữ liệu chủ (H0-H7):
Bus dữ liệu hai hướng này truyền dữ liệu giữa bộ giao tiếp chủ và
DSP56002. Nó hoạt động như một ngỏ vào trừ khi chân
HEN
được tác động tích
cực và HR/
W
ở mức cao khiến cho H0-H7 trở thành ngỏ ra và cho phép bộ giao
tiếp chủ đọc dữ liệu DSP56002.
4.2 . Địa chỉ chủ(HA0-HA2):
Các đầu vào này cung sự lựa chọn cho mỗi thanh ghi giao tiếp chủ.
4.3 . Đọc / Viết chủ:
Đầu vào này chọn hướng truyền dữ liệu đối với mỗi truy xuất bộ xử lí chủ.
Nếu HR/
W
là cao và
HEN
được tích cực, H0-H7 là các đầu ra. Nếu HR/
W
là

6.4 . Xung nhịp nối tiếp SSI (SCK):
Chân hai hướng này cung cấp xung nhịp tốc độ bit nối tiếp cho SSI chỉ khi
có một xung nhịp đang được sử dụng.
6.5 . Dữ liệu thu SSI (SRD):
Chân vào này thu dữ liệu nối tiếp vào thanh ghi dịch thu SSI .
6.6 . Dữ liệu phát SSI(STD):
Chân ra này phát dữ liệu nối tiếp từ thanh ghi dịch phát SSI .
7.Các chân mô phỏng trên chip:
7.1 . Đầu vào nối tiếp gỡ rối / Trạng thái chip 0 (DSI/OS0):
Dữ liệu nối tiếp hoặc lệnh được cung cấp từ bộ điều khiển Once qua chân
DSI/OS0 khi nó là một đầu vào, khi chân DSI/OS0 là đầu ra nó làm việc với chân
OS1 để cung cấp thông tin trạng thái chip.
7.2 . Xung nhịp nối tiếp gỡ rối / trạng thái chip 1 (DSCK/OS1):
Chân DSCK/OS1 cung cấp xung nhịp nối tiếp đến Once khi nó là một đầu
vào. Khi là một đầu ra, cùng với chân OS0 chúng cung cấp thông tin trạng thái
chip.
7.3 . Đầu ra nối tiếp gỡ rối (DS0):
DSP đọc dữ liệu nối tiếp từ Once thông qua chân ra DS0 khi được chỉ định
bởi lệnh sau cùng thu từ bộ điều khiển lệnh bên ngoài.
7.4 . Đầu vào yêu cầu gỡ rối (DR):
Đầu vào này cho phép người sử dụng vào chế độ gỡ rối từ bộ điều khiển
lệnh bên ngoài .
8.Các chân của PLL:
8.1 . Nguồn mạch PLL tương tự (PVCC):
Đầu cấp nguồn VCC này dành riêng cho hệ thống PLL.
8.2 . Đất cho mạch PLL (PGND):
Đầu GND này dành riêng cho hệ thống PLL.
8.3 . Nguồn CKOUT (CLVCC):
Đầu vào này hoạt động như VCC cho ngõ ra CKOUT.
8.4 . Đất CKOUT (CLGND):

1 . Các tuyến:
Cấu trúc nội đa tuyến của bộ xử lí DSP56002 gồm 4 tuyến dữ liệu 2 chiều
24-bit, hai tuyến địa chỉ một hướng 16-bit và một tuyến địa chỉ hai hướng 16-bit.
a./ Tuyến dữ liệu:
Các tuyến dữ liệu bao gồm: XDB , YDB , PDB , GDB . Trong đó XDB và
YDB truyền dữ liệu giữa ALU dữ liệu với bộ nhớ X hoặc Y tương ứng. Một số
lệnh của XDB và YDB có thể kết nối với nhau tạo thành tuyến 48-bit. PDB thì
truyền từ các lệnh còn GDB thì đảm trách các dữ liệu khác như truyền các dữ liệu
xuất nhập (I/O) đến và từ các thiết bị ngoại vi.
b./ Các tuyến địa chỉ:
Các tuyến địa chỉ bao gồm: XAB, YAB và PAB. XAB và YAB cung cấp
địa chỉ dữ liệu trỏ đến vị trí xác định trong bộ nhớ dữ liệu nội X,Y tương ứng.
PAB cung cấp địa chỉ dữ liệu trỏ đến vị trí bộ nhớ xác định trong bộ nhớ chương
trình nội. Các khoảng bộ nhớ ngoài được định địa chỉ một chiều 16-bit được lái
bởi một bộ dồn kênh ba ngỏ nhập để có thể chọn XAB, YAB hoặc PAB.
2 . Các đơn vị thực thi:
DSP56002 gồm ba đơn vị thực thi ALU dữ liệu, PCU và AGU.
3 . Cổng mở rộng bộ nhớ: (cổng A )
Cổng mở rộng bộ nhớ bao gồm một tuyến địa chỉ 16-bit, một tuyến dữ liệu
hai chiều 24-bit và các tín hiệu điều khiển. Nó được dùng để giao tiếp với bộ xử lí
DSP56002 để mở rộng bộ nhớ hay thiết bị ngoại vi. Những thiết bị ngoại vi này
gồm RAM tĩnh tốc độ cao, thiết bị bộ nhớ thấp hơn, DSP khác và MPU khác
trong cấu hình chủ/tớ.
4 . OnCE:
Nó cho phép người sử dụng tạo ảnh hưởng qua lại giữa CPU của
DSP56002 và các ngoại vi khác để kiểm tra các thanh ghi, bộ nhớ hay các ngoại
vi trên chip. Nó cung cấp sự truy xuất đơn giản, ít tiêu phí và tốc độ độc lập đối
với các thanh ghi nội cho việc phát triển hệ thống sửa lỗi và có tính kinh tế cao.
5 . Vòng giữ pha (PLL) dựa trên xung clock:
Vòng giữ pha cho phép DSP56002 sử dụng nguồn xung clock ngoại đối

Bộ Dịch
24 24
Tuyến dữ liệu X
Tuyến dữ liệu Y
24 24
X0
X1
Y0
Y1
24 24
Dồn kênh
Thanh ghi tích lũy
Làm tròn và đơn vị
logic
A(56)
B(56)
56
56 56
Bộ Dịch/Giới Hạn
56
56
BIỂU ĐỒ KHỐI ALU DỮ LIỆU
I .THANH GHI DỮ LIỆU:
1./Thanh ghi dữ liệu nhập: X1,X0,Y1,Y0
ALU dữ liệu có bốn thanh ghi dữ liệu nhập có thể được xử lí như là bốn
thanh ghi 24 bit độc lập X1, X0 , Y1 và Y0 hay kết hợp thành hai thanh ghi 48
bit X và Y được phát triển bằng cách kết nối X1:X0, Y1:Y0 tương ứng.
X Y

23 0 23

truyền từ thanh ghi tích lũy đến YDB hay XDB. Mỗi bộ dịch/giới hạn bao gồm
một bộ dịch được cho phép bởi một bộ giới hạn.
1 . Bộ dịch dữ liệu:
Mỗi bộ dịch dữ liệu có khả năng dịch một toán hạng dữ liệu sang trái,
sang phải một bit hay cho dữ liệu đi qua mà không dịch gì cả. Ngõ ra của bộ dịch
dữ liệu chạy qua bộ giới hạn dữ liệu tương ứng, trong đó bộ giới hạn dữ liệu có
ngõ ra 24 bit và một ngõ tràn. Các bộ dịch được điều khiển bởi các bit ở chế độ
chia tỉ lệ (Scaling mode) S1 và S0 ở thanh ghi trạng thái (SR), với S1, S0 lần
lượt là bit thứ 11 và thứ 10. S1 và S0 cho phép sự chia tỉ lệ động của dữ liệu cố
định được trỏ mà không cần phải thay đổi lệnh của chương trình.

S1 S0 Chế độ chia tỉ lệ
0 0 Không chia
0 1 Chia xuống (dịch sang phải 1 bit )
1 0 Chia lên (dịch sang trái một 1 bit)
2 . Bộ giới hạn:
Mỗi bộ giới hạn dữ liệu có khả năng tự thực hiện, nếu cần giải thuật bão
hòa trên các toán hạng dữ liệu được truyền từ các thanh ghi tích lũy đến XDB và
YDB. Nếu nội dung thanh ghi tích lũy nguồn có thể được hiển thị trong kích
thước của toán hạng đích mà không tràn thì bộ giới hạn bị cấm và toán hạng
không thay đổi. Còn ngược lại thì bộ giới hạn sẽ thay thế một giá trị dữ liệu đã tới
hạn có độ lớn cực đại và có dấu giống như dấu của thanh ghi tích lũy nguồn.
Phép giới hạn được thực hiện trên ngỏ xuất của bộ dữ liệu tương ứng. Giá trị
của thanh ghi tích lũy nguồn không thay đổi.
Với hai bộ dịch/giới hạn dữ liệu có thể kết hợp lại với nhau để hình thành
một giới hạn 48 bit dành cho các toán hạng từ dài(long word).
BẢNG GIÁ TRỊ DỮ LIỆU ĐƯỢC GIỚI HẠN
Đích Giá trị giới hạn (hex)
Bộ nhớ tham
chiếu

7FFFFF
7FFFF
F
80000
Hai từ
24 bit
X : B Y : B
L : AB
L : BA
-
+
-
800000
7FFFFF
800000
0
7FFFF
F
80000
0
7FFFF
F
80000
0
L ( X : Y) L : A
L : B
+
-
7FFFFF
800000

Là thanh ghi 16 bit trỏ đến vị trí cuối của từ lệnh trong vòng lặp DO.
• Thanh ghi chế độ xử lí (OMR) :
Là thanh ghi 24 bit định nghĩa chế độ xử lí hiện hành của bộ xử lí
DSP56002. Chỉ có 6 bit của OMR được định nghĩa. Nó định nghĩa sự khác nhau
của các bộ nhớ, và định nghĩa thủ tục khởi động.
MR  CCR
LF D
M
T * S1 S0 I
1
I0 S L E U N Z V C
Thanh ghi trạng thái (SR)
C : carry
V : overflow ; cờ báo tràn
Z : zero
N : negative
U : unnormalized
E : extension
L : limit
S : scaling
I1 , I0 : interrupt mask ; mặt nạ ngắt
* : reserved
T : trace mode
DM : double precision multibly mode
LF : loop flag ; cờ vòng lặp
23 16 15 0
Thanh ghi địa chỉ vòng lặp (LA)
23 16 15 0
Thanh ghi bộ đếm vòng lặp(LC)
23 16 15 0

Đơn vị cấp phát địa chỉ là một đơn vị thực thi độc lập phát ra các địa chỉ trỏ
đến các toán hạng dữ liệu trên bộ nhớ X, Y hay P. Nó cung cấp 14 chế độ định
địa chỉ và sử dụng ba loại cấp phát địa chỉ số học. Các thành phần chính: 24 thanh
ghi địa chỉ 16 bit, 2 ALU địa chỉ và ba bộ dồn kênh địa chỉ xuất.
 Các thanh ghi địa chỉ : 24 thanh ghi địa chỉ được chia thành ba tập hợp 8
thanh ghi:
 Thanh ghi địa chỉ: Rn , n = 0,1, ,7
 Thanh ghi offset: Nn , n = 0,1, ,7
 Thanh ghi sửa đổi: Mn , n = 0,1, , 7
Mỗi thanh ghi địa chỉ Rn có một thanh ghi offset Nn và thanh ghi sửa đổi
tương ứng, cả ba đều có chung số n. Thanh ghi địa chỉ Rn được dùng như địa chỉ
con trỏ để định vị toán hạng dữ liệu trong bộ nhớ. Thanh ghi offset được dùng để
cung cấp một giá trị offset cho thanh ghi cập nhật vị trí offset. Thanh ghi sửa đổi
Mn lựa chọn địa chỉ số học để được thực hiện khi thanh ghi địa chỉ được cập
nhật.
 ALU địa chỉ:
Hai ALU địa chỉ thực hiện địa chỉ số học bởi các chế định địa chỉ của bộ xử
lí DSP56002 và các địa chỉ thay đổi. Đơn vị địa chỉ số học sử dụng ba loại địa chỉ
số học: tuyến tính, modulo và đảo cờ nhớ. Các thanh ghi sửa đổi định nghĩa loại
địa chỉ số học được thực hiện. Địa chỉ tuyến tính được sử dụng cho định địa chỉ
loại MPU chuẩn. Địa chỉ modulo được dùng cho các bộ đệm vòng. Đảo cờ nhớ
được dùng trong thuật giải FFT.
Chế độ
xử lí
MC MB MA Mô tả
0 0 0 0 Chế độ đơn chip P:RAM được cho
phép, reset tại $0000.
1 0 0 1 Bootstrap từ EEPROM,thoát chế độ
0.
2 0 1 0 Chế độ mở rộng chuẩn P:RAM

: Dự trữ
803F Nhân Wrap Around Modulo 2
6
: Dự trữ
807F Nhân Wrap Around Modulo 2
7
: Dự trữ
80FF Nhân Wrap Around Modulo 2
8
: Dự trữ
81FF Nhân Wrap Around Modulo 2
9
: Dự trữ
83FF Nhân Wrap Around Modulo 2
10
: Dự trữ
87FF Nhân Wrap Around Modulo 2
11
: Dự trữ
8FFF Nhân Wrap Around Modulo 2
12
: Dự trữ
9FFF Nhân Wrap Around Modulo 2
13
: Dự trữ
BFFF Nhân Wrap Around Modulo 2
14
: Dự trữ
FFFF Tuyến tính (Modulo 2
15

MOVE #$81, B ; B = $FF 810000 000000
3./ Chế độ định địa chỉ tuyệt đối:
Sử dụng địa chỉ toán hạng 16 bit định vị trong lệnh từ mở rộng như là một
con trỏ trỏ đến vị trí của toán hạng dữ liệu.
Ví dụ: MOVE X:$2000,A0
4./ Chế độ định địa chỉ ngắn tuyệt đối:
Sử dụng địa chỉ toán hạng tức thời 6 bit, định vị trong lệnh thao tác từ,
để thiết lập con trỏ 16 bit trỏ đến dữ liệu toán hạng. Toán hạng địa chỉ tức thời 6-
bit thêm các bit mở rộng có giá trị là zero để hình thành con trỏ 16-bit.
Ví dụ: MOVE A1,X:$2
5/ Chế độ định địa chỉ xuất/ nhập ngắn:
Tương tự như chế độ định địa chỉ ngắn tuyệt đối. Nó sử dụng địa chỉ toán
hạng 6 bit được định vị trong từ lệnh xử lí, hình thành con trỏ 16 bit cho đoạn
Nhập/Xuất ( $ FFCO - $FFFF ) của bộ nhớ X hoặc Y. Nó sử dụng các lệnh về
thao tác bit và truyền dữ liệu ngoại vi.
Ví dụ: MOVEP A1,X:$FFFE
6/ Chế độ định địa chỉ nhảy ngắn:
Sử dụng toán hạng nhảy tức thời 12 bit được định vị trong từ lệnh mở rộng
để thiết lập toán hạng “nhảy 16 bit”. Toán hạng nhảy 12 bit được thêm phần mở
rộng là zero thành toán hạng 16 bit và thay thế nội dung của thanh ghi bộ đếm
chương trình ( PC ).
Ví dụ: JMP $222 ; vị trí bộ nhớ P:$0222
7/ Chế độ định địa chỉ ngầm định:
Được sử dụng bởi một số lệnh để tham chiếu ngầm các thanh ghi bộ điều
khiển chương trình. Thanh ghi điều khiển chương trình được ngầm định trong mã
nguồn và mã lệnh của lệnh.
III . CÁC CHẾ ĐỘ ĐỊNH ĐỊA CHỈ THANH GHI GIÁN TIẾP:
Trong chế độ định địa chỉ thanh ghi gián tiếp , từ lệnh xác định một thanh
ghi Rn để trỏ đến toán hạng được định vị trong bộ nhớ. Từ lệnh xử lý còn có thể
xác định một địa chỉ toán hạng thực hiện với cả phép thực thi lệnh trước hay sau.

nhật bởi sự trừ đi offset chứa trong thanh ghi offset Nn lưu vào nội dung của Rn.
Nội dung của thanh ghi offset Nn không thay đổi .
Ví dụ : MOVE Y:(R4)-N4,A0
6/ Chế độ định địa chỉ thanh ghi gián tiếp chỉ số bởi offset Nn:
Trong chế độ định địa chỉ thanh ghi gián tiếp, thanh ghi địa chỉ Rn được
cộng với thanh ghi offset Nn để thành một con trỏ trỏ đến toán hạng trong bộ nhớ.
Nội dung của thanh ghi Rn và Nn không thay đổi.
Ví dụ: MOVE X1,Y:(R5+N5)
7/ Chế độ định địa chỉ thanh ghi gián tiếp giảm trước một:
Trong chế độ định địa chỉ thanh ghi gián tiếp, thanh ghi địa chỉ Rn chỉ đến
toán hạng trong bộ nhớ, nhưng Rn được giảm một trước khi toán hạng được xử lí.
Ví dụ : MOVE X:-(R6),A1
F . PORT A CỦA DSP56002
I . Giới thiệu:
Cổng A cung cấp một sự giao tiếp linh hoạt với bộ nhớ ngoài, cho phép kết
nối một cách tinh tế với các bộ nhớ, thiết bị nhanh, thiết bị chậm và các hệ thống
nhiều chủ bus.
Cổng A có hai đặc trưng giảm công suất. Nó có thể truy xuất các không gian
bộ nhớ bên trong. Nếu các điều kiện cho phép bộ xử lý hoạt động tại một tốc độ bộ
nhớ thấp, các trạng thái chờ có thể được thêm vào truy xuất bộ nhớ ngoài để giảm
năng lượng một cách có ý nghĩa khi bộ xử lý truy xuất các bộ nhớ này.
II . Giao tiếp cổng A:
Bộ xử lý DSP56002 có thể truy xuất một hoặc nhiều nguồn bộ nhớ của nó
(bộ nhớ xử lý X,Y và bộ nhớ chương trình P) khi nó thực hiện một lệnh. Các nguồn
bộ nhớ có thể ở bên trong hay ngoài đối với DSP56002.
Bus địa chỉ 16 bit
trong
Chọn
bus
địa

PS
DS
Bus địa chỉ
ngoài A0 –A15
Bus dữ liệu ngoài
D0 –D15
Tín hiệu điều
khiển Bus
PORT A CỦA DSP56002
1.Bus dữ liệu &bus địa chỉ cổng A:
Các tín hiệu bus dữ liệu và địa chỉ cổng A điều khiển việc truy xuất bộ
nhớ ngoài. Chúng là ba trạng thái trong suốt thời gian Reset trừ khi có ghi chú
ngược lại, và có thể yêu cầu các điện trở kéo lên để tối thiểu hóa tiêu tán năng
lượng và ngăn chặn hoạt động lỗi.
1.1 . Bus địa chỉ (A0 –A15):
Các đầu ra ba trạng thái này xác định địa chỉ cho truy xuất bộ nhớ
chương trình và dữ liệu ngoài . Để tối thiểu hóa năng lượng vô ích, A0 – A15
không chuyển trạng thái khi các bộ nhớ ngoài không được truy xuất.
1.2 . Bus dữ liệu (D0 – D23):
Các chân này cung cấp dữ liệu hai hướng cho các truy xuất bộ nhớ
dữ liệu và chương trình ngoài. D0 – D23 ở trạng thái tổng trở cao khi tín hiệu cấp
bus được khẳng định.
2. Điều khiển bus cổng A:
Các tín hiệu điều khiển bus cổng A cung cấp một phương tiện để kết nối
với các chủ bus phụ (có thể là DSP56002 phụ, các bộ xử lí, các bộ điều khiển truy
xuất bộ nhớ trực tiếp P, …) thông qua cổng A đến DSP56002. Chúng là ba trạng
thái trong suốt thời gian reset và có thể yêu cầu các điện trở kéo lên nhằm ngăn
chặn hoạt động lỗi.
2.1. Chọn bộ nhớ chương trình (PS):
Đầu ra ba trạng thái này chỉ được khẳng định khi bộ nhớ chương trình

PS
DS
X/
Y
Bộ nhớ chuẩn ngoài
1 1 1 Không tích cực
1 0 1 Bộ nhớ dữ liệu X trên bus dữ liệu
1 0 0 Bộ nhớ dữ liệu Y trên bus dữ liệu
0 1 1 Bộ nhớ chương trình trên bus dữ liệu
0 1 0 Hối tiếp ngoài có loại trừ :vectơ hay
vectơ+1 (chỉ chế độ phát triển)
0 0 X Dự trữ
1 1 0 Dự trữ
G . PORT B CỦA DSP56002
PORT
A
I/O
(47 chân)
PORT
B
I/O
(15 chân)
PORT
C
I/O
(9 chân)
Chọn đòa chỉ
ngoài
Chọn dữ liệu
ngoài

PC1
PC0
PC3
PC2
PC5
PC4
PC7
PC6
Chức năng
mặc đònh
Chức năng
khác
HA0
H0-H7
HA2
HA1
TXD
RXD
SC0
SCLK
SC2
SC1
SRD
SCK
HACK
HREQ
HEN
W/HR
PC8 STD
I. Giới thiệu:

thường.
23 Thanh ghi PBC (X:$FFE0) 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 BC1 BC0
BC1 BC0 Chức năng
0 0 Xuất nhập song song(RESET)
0 1 Giao tiếp chủ
1 0
Giao tiếp chủ (với chân
HACK
là GPIO)
1 1 Dự trữ
23 Thanh ghi PBDDR (X:$FFE2)
0
0 BD
14
BD
13
BD
12
BD
11
BD
10
BD
9
BD
8
BD
7
BD