ĐẠI HỌC QUỐC GIA HÀ NỘI
TRƯỜNG ĐẠI HỌ C CÔNG NGHỆ
NGUYỄN MẠNH PHƯƠNG
THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ
8 BÍT SỬ DỤNG CÔNG NGHỆ BÁN DẪN CMOS
Ngành: Công nghệ Điện tử- Viễn Thông
Chuyên ngành: Kỹ thuật Điện tử
Mã số: 60.52.70 LUẬN VĂN THẠ C SĨ
Danh mục các bảng 4
Danh mục các hình vẽ 5
MỞ ĐẦU 9
Chương 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 10
1.1 Giới thiệu: 10
1.2 Các thông số của bộ chuyển đổi số-tương tự 11
1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL) 13
1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL) 14
1.2.3 Độ lệch không (Offset) 16
1.2.4 Lỗi gain (Gain Error) 17
1.2.5 Độ trễ (Latency) 18
1.2.6 Tỉ số tín hiệu trên tạp âm (Signal-to-Noise Ratio, SNR) 18
1.2.7 Dải động (Dynamic Range, DR) 18
Chương 2 - CÁC KIẾN TRÚC CƠ BẢN CỦA BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ
19
2.1 Mã đầu vào số (Digital Input Code) 19
2.2 Kiến trúc chuỗi điện trở ( Resistor String) 19
2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network) 20
2.4 Kiến trúc Steering dòng điện ( Current Steering) 22
2.5 DAC tỷ lệ điện tích (Charge Scaling DAC) 24
2.6 DAC tuần hoàn (Cyclic DAC) 25
2.7 DAC đường ống (Pipeline DAC) 26
Chương 3 – TỔNG QUAN VỀ CÔNG NGHỆ CMOS 28
3.1 Các quy trình sản xuất bán dẫn MOS cơ bản 28
3.1.1 Ôxi hóa (Oxidation) 29
3.1.2 Khuếch tán (Diffusion) 30
3.1.3 Cấy ion (Ion Implantation) 31
3.1.4 Lắng đọng (Deposition) 32
3.1.5 Ăn mòn (Etching) 32
3.1.6 Quang khắc (Photolithography) 34
5.3.6 Khối tạo dòng DAC 99
5.3.7 Khối driver 106
5.3.8 Khối chuyển đổi dòng điện – điện áp 109
5.3.9 Sơ đồ mạch điện, sơ đồ layout và kết quả mô phỏng của chip DAC 113
KẾT LUẬN 122
TÀI LIỆU THAM KHẢO 123
PHỤ LỤC 124
Phụ lục A. Kí hiệu và mô hình của các phần tử mạch điện 124
Phụ lục B. Các mẫu vẽ thể hiện các lớp layout 130
Phụ lục C. Các quy tắc layout của công nghệ CMOS 0.6µm 132
Phụ lục D. Sơ đồ mạch điện và layout của các cổng logic 146
Phụ lục E. Nội dung các file mô phỏng 150
4
DANH MỤC CÁC BẢNG
5
DANH MỤC CÁC HÌNH VẼ
Hình 3.1-4 (a) Trước quy trình ăn mòn (b) Sau quy trình ăn mòn 33
Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể (a)
Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang 35
Hình 3.2-1 Cấu trúc vật lý của transistor MOS kênh n và kênh p trong công nghệ giếng
n 38
Hình 3.2-2 Mặt cắt ngang của transistor kênh n với tất cả các cực được nối đất 38
Hình 3.2-3 Mặt cắt ngang của transistor kênh n với
DS
v
nhỏ và
TGS
Vv
>
41
Hình 3.2-4 Khi
DS
v
tăng cho đến khi
TGD
Vv
<
, kênh trở thành pinched off ở drain 43
Hình 3.2-5 Đặc tuyến
DSD
vi
−
của transistor MOS lí tưởng 43
Hình 3.3-1 Các tụ điện MOS (a) Silíc đa tinh thể - ôxít – kênh (b) Silíc đa tinh thể -
ôxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor) 45
Hình 3.3-2 Các cách khác nhau để tạo các tụ điện sử dụng các lớp kết nối có sẵn (a)
Hình 4.2-1 Mô hình tín hiệu nhỏ của transistor MOS trong vùng tích cực 65
Hình 4.2-2 Mặt cắt của transistor MOS với các dung kháng tín hiệu nhỏ 67
Hình 4.2-3 Mô hình RC phân tán cho transistor trong vùng triốt 69
Hình 4.2-4 Mô hình đơn giản cho transistor trong vùng triốt với V
DS
nhỏ 70
Hình 4.2-5 Mô hình tín hiệu nhỏ của transistor trong vùng cut-off 71
Hình 4.3-1 Mô hình transistor MOS kênh n với sự giảm độ linh động 72
Hình 4.3-2 Dòng điện drain – đế bị gây ra bởi các cặp điện tử - lỗ trống được tạo bởi
sự iôn hóa do va chạm ở đầu cuối drain của kênh 73
Hình 5.1-1 Sơ đồ định thời cho ghi dữ liệu song song 76
Hình 5.2-1 Sơ đồ khối chức năng của bộ chuyển đổi số - tương tự 76
Hình 5.2-2 Sơ đồ định thời cho việc ghi dữ liệu số vào thanh ghi đầu vào (I/P REG) và
thanh ghi DAC (DAC REG) 78
Hình 5.3.1-1 Kí hiệu (a) và sơ đồ mạch (b) của khối Logic Input 80
Hình 5.3.1-2 Kí hiệu (a) và sơ đồ mạch (b) của mạch logic_in 80
Hình 5.3.1-3 Đặc tuyến truyền đạt của trigơ Schmitt 81
Hình 5.3.1-4 Kết quả mô phỏng ngưỡng logic của mạch logic_in ở VDD = 3V và
VDD = 5V 82
Hình 5.3.1-5 Kết quả mô phỏng đặc tính chuyển mạch của mạch logic_in ở VDD = 3V
82
Hình 5.3.1-6 Sơ đồ layout của mạch logic_in 83
Hình 5.3.1-7 Sơ đồ layout của khối Logic Input 83
Hình 5.3.2-1 Kí hiệu (a) và sơ đồ mạch (b) của DFF1 84
7
Hình 5.3.2-2 Kết quả mô phỏng hoạt động của DFF1 85
Hình 5.3.2-3 Sơ đồ layout của DFF1 85
Hình 5.3.2-4 Kí hiệu (a) và sơ đồ mạch (b) của DFF2 86
Hình 5.3.7-1 Sơ đồ mạch driver của (a) nguồn dòng Iunit và (b) nguồn dòng 16Iunit
107
Hình 5.3.7-2 Kí hiệu (a) và sơ đồ mạch (b) của Driver1x 107
Hình 5.3.7-3 Kí hiệu (a) và sơ đồ mạch (b) của Driver16x 108
Hình 5.3.7-4 Sơ đồ layout của driver cho nguồn dòng Iunit 108
Hình 5.3.7-5 Sơ đồ layout của driver cho nguồn dòng 16Iunit 108
Hình 5.3.7-6 Sơ đồ layout của Driver1x 109
Hình 5.3.8-1 Sơ đồ mạch của khối chuyển đổi dòng điện – điện áp 109
Hình 5.3.8-2 Sơ đồ mạch của mạch OAMP 111
Hình 5.3.8-3 Kết quả mô phỏng vòng hở của khối I/V trong trường hợp V
OUT
= V
REF
,
C
L
=100pF, R
L
=∞ 112
Hình 5.3.8-4 Sơ đồ layout của mạch OAMP 112
Hình 5.3.9-1 Sơ đồ toàn mạch của bộ chuyển đổi số - tương tự 8 bit 114
Hình 5.3.9-2 Sơ đồ chân ra của bộ chuyển đổi số - tương tự 8 bit 115
Hình 5.3.9-3 Kết quả mô phỏng điện áp ra tương tự theo từ mã số đầu vào ở
V
DD
=3,3V, V
REF
=V
DD
/2,C
Hình 5.3.9-6 Kết quả mô phỏng ảnh hưởng của điện áp nguồn lên điện áp đầu ra tương
tự ở V
DD
=3,3V, V
REF
=V
DD
/2,V
OUT
=V
REF
, C
L
=100pF, R
L
=10kΩ 118
Hình 5.3.9-7 Kết quả mô phỏng dòng tiêu thụ của chip DAC ở V
DD
=3,3V và
V
DD
=5,5V (V
REF
=V
DD
/2,V
OUT
=V
REF
, C
Hình B-1 Các mẫu vẽ thể hiện các lớp layout……………………………………….130
Hình D1-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng đảo 146
Hình D1-2 Sơ đồ layout của cổng đảo 146
Hình D2-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 2 đầu vào 147
Hình D2-2 Sơ đồ layout của cổng và đảo 2 đầu vào 147
Hình D2-3 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 3 đầu vào 148
Hình D2-4 Sơ đồ layout của cổng và đảo 3 đầu vào 148
Hình D3-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng cộng đảo 2 đầu vào 149
Hình D3-2 Sơ đồ layout của cổng cộng đảo 2 đầu vào 149
- Chương 4 Mô hình thiết bị MOS
Trình bày các mô hình của transistor MOS, là cơ sở cho việc tính toán và
mô phỏng mạch điện
- Chương 5 Thiết kế DAC
Phần này trình bày chi tiết các tính toán, kết quả mô phỏng và sơ đồ
layout của chip DAC 8 bit theo kiến trúc steering dòng điện
Tác giả xin gửi lời cảm ơn chân thành và sâu sắc đến Phó giáo sư – Tiến sĩ Trần
Quang Vinh, thầy đã giành nhiều thời gian, tâm huyết hướng dẫn nghiên cứu để tác giả
có thể hoàn thiện bản luận văn này.
10
Chương 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ
1.1 Giới thiệu:
Sự phát triển của xử lý tín hiệu số và tính toán số trong các hệ thống điện tử
được mô tả là "thế giới trở nên số hơn mỗi ngày". So sánh với các mạch tương tự
(analog circuit) cùng chức năng, các mạch số có khả năng chống nhiễu (noise) tốt hơn,
số- tương tự
0 1 1
1 0 1
0 0 0
0 1 1
1 0 1
0 0 0
11
- tương tự (DACs) để thực hiện chức năng ngược lại, đó là tái tạo lại tín hiệu tương tự
từ tín hiệu số. Quá trình này được minh họa ở hình 1.1-1.
Các giao diện chuyển đổi dữ liệu (data conversion interface) được ứng dụng nhiều
trong các sản phẩm tiêu dùng cũng như các hệ thống chuyên dụng như là máy chơi đĩa
CD (compact disc player), máy quay, điện thoại, modem, và truyền hình độ phân giải
cao (high-definition television: HDTV), hệ thống hiển thị hình ảnh trong y học, hệ
thống xử lý tiếng nói, dụng cụ đo đạc, hệ thống điều khiển công nghiệp và rađa, v.v…
1.2 Các thông số của bộ chuyển đổi số-tương tự Hình 1.2-1 Sơ đồ khối của bộ chuyển đổi số - tương tự
Hình 1.2-1 là sơ đồ khối của bộ chuyển đổi số-tương tự (Chú ý: đầu ra của bộ
chuyển đổi số - tương tự có thể là điện áp hoặc dòng điện. Ở đây, vì mục đích miêu tả
∑
−
=
=
1
0
2
N
i
i
D
)
N
D
F
2
=Ví dụ bộ D/A 3 bit, với
D
=100
(2)
=4
(10)
và
REF
V
=5V thì
8
REF
V
OUT
12
Bằng việc vẽ đồ thị
OUT
v
phụ thuộc vào từ mã
D
, ta sẽ có đồ thị hàm truyền của
bộ D/A
Hình 1.2-2 Hàm truyền lý tưởng của bộ DAC 3 bit
Hình 1.2-2 là đồ thị hàm truyền của bộ DAC 3 bit (Digital input code: mã đầu
vào số, Ideal output voltage increment: độ chênh lệch điện áp ra lý tưởng của hai từ mã
liên tiếp nhau, Ideal slope: độ dốc lý tưởng). Ở đây giá trị trục tung được chuẩn hóa
theo
REF
V
.
Ta thấy rằng đồ thị hàm truyền của bộ DAC là tập hợp các điểm rời rạc bởi
vì đầu vào là các từ mã với bản chất là tín hiệu rời rạc.
Điện áp đầu ra của bộ DAC luôn nhỏ hơn giá trị
REF
V
, giá trị lớn nhất, còn được gọi là
V
= 5V thì 1LSB=5/8=0,625V
Bit có ý nghĩa nhất (Most significant bit: MSB) là bit ngoài cùng bên trái của từ mã,
được ký hiệu là
1
−N
D
. Khi bit này thay đổi thì điện áp tương tự ở đầu ra thay đổi một
lượng tương ứng bằng 1/2
REF
V
.
13 Độ phân giải (Resolution): Đây là đại lượng được xác định bởi số bit của từ mã. Nó
cho biết sự thay đổi nhỏ nhất có thể của tín hiệu tương tự ở đầu ra đối với một tín hiệu
chuẩn
REF
V
. Ví dụ một bộ DAC 8 bit có thể tạo 2
8
=256 mức điện áp ra khác nhau, vì
vậy có độ phân giải là 1/256≈0,0039 hay 0,39%.
1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL)
Là hiệu giữa độ chênh lệch thực tế và độ chênh lệch lý tưởng (bằng 1LSB) ở
đầu ra của hai từ mã liên tiếp. DNL tại từ mã n được xác định theo biểu thức sau:
DNL
4
=0,5 LSB-1 LSB=-0,5 LSB
DNL
5
=0,25 LSB-1 LSB=-0,75 LSB
14
DNL
6
=1,75 LSB-1 LSB=0,75 LSB
DNL
7
=1 LSB-1 LSB=0 LSB
Nói chung thì một bộ DAC sẽ có DNL nhỏ hơn ± ½ LSB nếu nó có độ chính
xác N bit. Vì vậy một bộ DAC 5 bit với DNL=0,75 LSB thực tế có độ phân giải của bộ
DAC 4 bit mà thôi. Nếu DNL của một bộ DAC nhỏ hơn -1LSB, thì bộ DAC đó được
cho rằng là nonmonotonic (không đơn điệu), nghĩa là điện áp tương tự ở đầu ra không
luôn luôn tăng khi từ mã số ở đầu vào tăng. Bộ DAC nên luôn có tính monotonic nếu
muốn thực hiện chức năng không có lỗi. Dưới đây là đồ thị DNL của bộ DAC 3 bit có
hàm truyền ở hình 1.2.1-2.
Hình 1.2.1-2 Đặc tuyến DNL của bộ DAC 3 bit không lý tưởng
1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL)
INL được định nghĩa là hiệu giữa giá trị ở đầu ra bộ chuyển đổi và giá trị của
điểm tương ứng nằm trên đường thẳng tham chiếu nối giữa giá trị đầu tiên và giá trị
cuối cùng ở đầu ra của bộ chuyển đổi. Thông số này xác định độ tuyến tính của đặc
7
= 0. Chỉ các
đầu ra tương ứng với mã 001, 011 và 101 là không nằm trên đường tham chiếu. Ở mã
001 và 011, giá trị đầu ra đều lớn hơn giá trị đường tham chiếu một lượng là ½ LSB, vì
thế INL
1
= INL
3
= 0,5 LSB. Tương tự INL
5
= -0,75 LSB
16
Hình 1.2.2-3 Đặc tuyến INL của bộ DAC 3 bit không lý tưởng
Cũng có một số phương pháp khác được sử dụng để đo INL. Có phương pháp so sánh
giá trị đầu ra với đường tham chiếu lí tưởng (chính là đặc tuyến hàm truyền lý tưởng
của bộ DAC), không tính đến vị trí của giá trị đầu ra đầu tiên và giá trị đầu ra cuối
cùng. Nếu bộ DAC có lỗi gain (gain error) hoặc lỗi offset (offset error), thì những lỗi
này cũng được bao hàm trong INL.
Phương pháp khác, được gọi là phương pháp "best-fit", cố gắng tối thiểu INL bằng
cách xây dựng đường tham khảo sao cho nó đi qua gần nhất có thể đối với phần lớn
các giá trị đầu ra. Mặc dù phương pháp này tối thiểu INL nhưng nó vẫn không được sử
dụng rộng rãi bằng phương pháp trong đó đường tham chiếu là đường thẳng nối giá trị
đầu ra đầu tiên và giá trị đầu ra cuối cùng.
1.2.3 Độ lệch không (Offset)
1.2.7 Dải động (Dynamic Range, DR)
Dải động được xác định bằng tỉ số tín hiệu ra lớn nhất trên tín hiệu ra nhỏ nhất. Dải
động của bộ DAC N bit bằng:
dBLogDR
N
−
=
1
12
20
Ví dụ bộ DAC 16 bit sẽ có dải động là 96,33dB
Mã Gray
Số bù hai
0 000 0000000 000 000
1 001 0000001 001 111
2 010 0000011 011 110
3 011 0000111 010 101
4 100 0001111 110 100
5 101 0011111 111 011
6 110 0111111 101 010
7 111 1111111 100 001
Bảng 2.1-1 Các mã đầu vào số sử dụng cho các bộ chuyển đổi số-tương tự
2.2 Kiến trúc chuỗi điện trở ( Resistor String)
Kiến trúc DAC cơ bản nhất [6,9,10] được vẽ ở hình 2.2-1a. Kiến trúc này bao
gồm một chuỗi điện trở với 2
N
điện trở giống nhau và các chuyển mạch, đầu ra tương
tự đơn giản một trong những giá trị điện áp được tạo ra nhờ sự phân áp của các điện
trở.
Chú ý rằng một bộ giải mã N:2
N
sẽ được yêu cầu để cung cấp 2
N
tín hiệu điều
khiển viêc đóng mở các chuyển mạch. Kiến trúc này cho độ chính xác cao, với điều
Cấu hình này [6,9,10] sử dụng ít điện trở hơn cấu hình chuỗi điện trở đã xét ở
trên. Nó bao gồm một mạng các điện trở R và 2R xen kẽ nhau như trong hình vẽ 2.3-1
21 Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R
Bắt đầu từ đầu cuối cùng bên phải của mạng, trở kháng nhìn vào bên phải của
bất ký nút nào tới đất (ground) đều là 2R. Đầu vào số quyết định liệu mỗi điện trở sẽ
được chuyển mạch tới đất (ground) hoặc tới đầu vào đảo của bộ khuyếch đại thuật
toán. Điện áp tại mỗi nút liên hệ với
REF
V
theo mối quan hệ trọng lượng nhị phân
(binary-weighted relationship) được tạo nên bởi đặc tính chia áp của mạng thang điện
trở này. Tổng dòng điện chảy từ
REF
V
là không đổi, vì điện thế tại đầu dưới của mỗi
điện trở được chuyển mạch luôn là 0V (hoặc ground hoặc đất ảo(virtual ground)). Vì
thế, điện áp các nút sẽ không đổi đối với bất kỳ giá trị nào của đầu vào số (như thể
hiện ở hình 2.3-1, nó có dạng
i
REF
V
2
, với
Ni ,1=
).
REF
kTOT
R
V
Di
(2.3-2)
với
k
D
là bit thứ k của từ mã đầu vào với một giá trị hoặc là 0 hoặc là 1.
Giống như kiến trúc chuỗi điện trở, kiến trúc này cũng yêu cầu matching tốt để đảm
bảo độ chính xác cho bộ chuyển đổi. Vì thế, điện trở của các chuyển mạch phải nhỏ,
hay là điện áp rơi trên mỗi chuyển mạch phải nhỏ để giảm thiểu lỗi chuyển đổi. Một
cách để loại bỏ vấn đề này là thêm các chuyển mạch giả (dummy) như thể hiện ở hình
2.3-2. Các chuyển mạch dummy này có trở kháng bằng một nửa trở kháng của chuyển
mạch thực (
R
∆
), và chúng được đặt nối tiếp với mỗi điện trở nằm ngang có giá trị là
R. Tổng trở kháng của bất kỳ nhánh ngang, kí hiệu R', là:
2
'
R
RR
∆
+=
(2.3-3)
Trở kháng của bất kỳ nhánh dọc là
R
22
10
, ,,
−
N
DDD
. Tín hiệu điều khiển này sẽ quyết định nguồn dòng tương ứng được kết
nối tới
OUT
i
hoặc nút khác (trong trường hợp này là ground). Dòng ra tổng,
OUT
i
, có dải
giá trị là:
Ii
N
OUT
).12(0 −≤≤
(2.4-1) Hình 2.4-1 Kiến trúc tổng quát của DAC steering dòng điện
Đầu vào số có dạng của mã thermometer. Mã này sẽ là tất cả 1 từ bit LSB đến
giá trị của bit thứ k,
k
D
, và tất cả là 0 ở trên nó. Vì vậy cấu hình này yêu cầu sử dụng
bộ lập mã thermometer.
Hình 2.4-3 (a) Đầu ra của bộ DAC steering dòng điện 3 bit
và (b) Đầu vào mã thermometer
Một vấn đề khác của kiến trúc này là có glitch lớn ở đầu ra khi từ mã số ở đầu
vào thay đổi. Vì các nguồn dòng được kết nối song song, nếu một trong các nguồn
24
dòng được ngắt, nguồn dòng khác được dẫn thì một glitch có thể xảy ra ở đầu ra nếu
việc đồng bộ sao cho cả hai nguồn dòng được dẫn hoặc ngắt cùng một thời điểm
không được thực hiện chính xác.
2.5 DAC tỷ lệ điện tích (Charge Scaling DAC)
DAC tỷ lệ điện tích [6,9,10] là kiến trúc DAC được sử dụng phổ biến trong
công nghệ CMOS, sơ đồ của nó được vẽ ở hình 2.5-1a. Kiến trúc bao gồm một mảng
song song của các tụ điện trọng lượng nhị phân, có tổng là
C
N
2
, được nối tới một bộ
khuếch đại thuật toán. Ban đầu các tụ được xả điện hoàn toàn, mỗi tụ điện sẽ được
chuyển mạch hoặc tới
REF
V
hoặc tới đất (ground) phụ thuộc vào từ mã số đầu vào.
Điện áp tương tự ở đầu ra,
OUT
v
, là hàm của sự chia áp giữa các tụ điện này.
các bit khác bằng 0
Biểu thức tông quát của
OUT
v
do mỗi tụ điện là như sau:
REF
Nk
REF
N
k
OUT
VV
C
C
v .2.
2
2
−
==
(2.5-2)
Copyright: Tài liệu đại học ©