Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP. HCM 1
BÀI TẬP CĨ LỜI GIẢI – PHẦN 2
MƠN KỸ THUẬT SỐ
Bộ mơn Điện tử
Đại Học Bách Khoa TP.HCM

Bài 1
Cho mạch logic như hình vẽ. Khảo sát dạng tín hiệu Y, Z, T theo tín hiệu A, B, C. Biết
rằng giá trò ban đầu ngõ ra Q của chốt D và Flip Flop D đều bằng 1.



Q

Q

B
C
Y
Z
T
T = Z
⊕
⊕⊕
⊕
C = Z
⊕
⊕⊕
⊕
C
A
B
C
Y
Z
T
Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP. HCM 2
Bài 2
Bài 3
Xác đònh giản đồ trạng thái của hệ tuần tự gồm 1 ngõ vào X và 2 T-FF Q1, Q0 như hình
vẽ 111



Q

X

CK

Q0 Q1
J

K

Q

Q

CK

Pr

Cl

1

1

J

K


Q
C
Q
B
Q
A
(msb)
1

1

1

Từ giản đồ trạng thái ta có đây là bộ đếm lên có dãy đếm tuần hoàn:

101, 110, 111, 000, 001
Q
A

Q
B
Q
C

1 0 1
1 1 0
1 1 1
0 0 0
0 0 1
0 1 0
Bài 4
Thành lập bảng chuyển trạng thái hoặc giản đồ trạng thái của hệ tuần tự kiểu MOORE
có 1 ngõ vào X và 1 ngõ ra Z. Ngõ ra Z chỉ bằng 1 khi ngõ vào X nhận được chuỗi liên tục
1, 1, 0, 1. Hãy rút gọn bảng trạng thái. Từ sơ đồ ta có: T
0
= X + Q
1

0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 0
0 0
0 1
1 1
0 1
1 1
0 1
1 1
1 0
0 1
1 1
0 0
0 1
1 0
1 1
0 0

00
X = 0

0


0
0
0
0
1

Bảng trạng thái rút gọn: 00
X = 0

0

01
11
0, 1
10
1

1

0, 1
Q
1
Q
0
Q
0
Q


Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP. HCM 4
Bài 5
Cho hệ tuần tự có 1 ngõ vào X và 2 ngõ ra Z1, Z2. Hệ có 4 trạng thái A, B, C và D có
giản đồ trạng thái như hình vẽ. Với phép gán trạng thái (mã hóa trạng thái) A: Q
1
Q
2
= 10,
B: Q
1
Q
2
= 00, C: Q
1
Q
2
= 01 và D: Q
1
Q
2
= 11. Hãy thiết kế hệ bằng JK_FF và cổng logic hoặc
D_FF và PLA (chỉ chọn 1 trong 2). Biết rằng khi xung clock vào có cạnh xuống hệ sẽ chuyển
trạng thái.
A
01
X = 1

B
11
D
10
C
00
0

0

0

0

1

0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 1
0 0
0 1
1 0
1 1
0 0
0 1
1 0
0 1
1 1
1 0
1 0
0 0
1 0
0 0
0 0
0 X 1 X
1 X X 0
X 0 0 X
X 0 X 1
0 X 0 X
1 X X 1

1
+ Q
1
Q
2
D
2
= Q
+
2
= X Q
1

J
1
= Q
2
K
1
= X J
2
= X Q
1
K
2
= X + Q
1

J2


1
Z
2
D
1
D
2

- 0 0
- 1 1
- - 0
0 1 -
- 0 1
0 0 -
1 0 0 0
1 0 0 0
0 1 0 0
0 0 1 0
0 0 1 0
0 0 0 1

Bảng nạp PLA
* Thiết kế bằng D-FF và PLA:
* Thiết kế bằng JK-FF và cổng:
PLA

CK

X



0 1
X
X
Z1
11

1
P/trình ngõ ra: Z
1
= Q
1
Q
2
+ Q
1
Q
2
+ X Q
1
Q
2

Z
2
= X Q
1
Q
2
+ Q
1

1
Q
2
+ X Q
1
Q
2
+ X Q
1
Q
2
+ X Q
1
Q
2
Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP. HCM 6

Bài 7
Một hệ tổ hợp có ngõ ra Z là số nhò phân 4 bit (z3 z2 z1 z0); có chức năng chọn 1 trong
4 mã nhò phân 4 bit ở ngõ vào: M, N, P hoặc Q phụ thuộc 2 ngõ vào điều khiển x1 và x0.



s1

s0

y

d3ENTITY MUX4 IS
PORT (d0, d1, d2, d3: IN STD_LOGIC;
s1, s0: IN STD_LOGIC;
y: OUT STD_LOGIC);
END MUX4;

x1

x0

Z = z3 z2 z1 z0

00

M =

m3

m2

m1

m0


p011

Q =

q3

q2

q1

q0

L
IBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY cau7 IS
PORT (m, n, p, q: IN std_logic_vector(3 downto 0);
x1, x0: IN std_logic;
z: OUT std_logic_vector(3 downto 0));
END cau7;

ARCHITECTURE structure OF cau7 IS