Giáo trình

PHP căn bản
Đồ án mạch logic GVHD:Nguyễn Thị Minh

Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn

1- 1.

Tổng quan về mạch số 03

1- 2.

Các hàm logic cơ bản 04

1- 3.

Mạch điện cổng TTL 07

1- 4.

Mạch logic tổ hợp 12

1- 5.

Mạch dãy 23

1- 6.

Bộ đếm 28

1- 7.

Bộ tạo xung clock IC NE555 38


ài

4
1

2
-

2.

Ch
ức năng của
h
ệ thống hẹn giờ cho thiết bị điện

4
2

2
-

3.

Sơ đ
ồ khối
c
ủa

h
ệ thống hẹn giờ cho thiết bị điện

Đồ án mạch logic GVHD:Nguyễn Thị Minh

Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn

2



T

Đồ án mạch logic GVHD:Nguyễn Thị Minh

Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn

3

ĐỒ ÁN THIẾT KẾ MẠCH LOGIC

Đề tài: “Thiết kế hệ thống hẹn giờ cho thiết bị điện”

Giáo viên hướng dẫn: Nguyễn Thị Minh
Sinh viên thực hiện: Nguyễn Đình Tuấn
Lớp: 46K-ĐTVT, Khoa Công Nghệ
2
, , X
n
} : Tập các tín hiệu vào.
Y = { Y
1
, Y
2
, , Y
m
} : Tập hợp các tín hiệu ra.
Lúc đó mô hình toán học hình 1.1,a được mô tả một cách tổng
quát như hình 1.1,b.
1.1,a 1.1,b

Hình 1.1: Mô hình toán học của mạch tổ hợp.

1- 1.2. Mạch dãy Mạch
tổ
hợp
X
1

Mạch

Y
m

X Y

Đồ án mạch logic GVHD:Nguyễn Thị Minh

Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn

4
Là mạch có tín hiệu ra phụ thuộc không những vào tín hiệu vào mà
còn phụ thuộc trạng thái trong của mạch, nghĩa là mạch có lưu trữ, nhớ
các trạng thái.
Trong mạch dãy trạng thái đầu ra ổn định ở thời điểm xét bất kỳ
không chỉ phụ thuộc vào trạng thái đầu vào thời điểm đó mà còn phụ
thuộc cả vào trạng thái bản thân mạch điện ở thời điểm trước (trạng thái
trong).Cấu trúc mạch như hình 1.2
Hình 1.2: Sơ đồ khối mạch dãy.

Xét hình 1.2, X(x1, x2, , xi) là tín hiệu đầu và ở thời điểm xét t
n
,
Z(z
1
, z
2
, , z

0 1 0
1 0 0
1 1 1
Mạch tổ hợp
M
ạch

nh
ớ

X
1

X
i

X
2

Z
1

Z
i

n
) = x
1
.x
2
x
n
; n = 1, 2, 3,
Trong đó: f là đầu ra, x
i
là các đầu vào.
Hàm AND là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy
nhất.
1- 2.2. Hàm OR
a. Ký hiệu:
Ký hiệu của cổng OR như hình 1.4

Hình 1.4: Ký hiệu cổng OR.

b. Bảng chân lí:
Ta có bảng chân lí của hàm AND như sau (bảng 1.2):

A B Z
0 0 0
0 1 1
1 0 1
1 1 1

Bảng 1.2: Bảng chân lí hàm OR.


6

b. Bảng chân lí:
Ta có bảng chân lí của hàm NOT như sau (bảng 1.3):

A Z
0 1
1 0

Bảng 1.3: Bảng chân lí hàm NOT

c. Phương trình đầu ra:
Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOT
như sau:
f (x) = x
Trong đó: f là đầu ra, x đầu vào.
Hàm NOT là hàm có đầu vào và đầu ra duy nhất.
1- 2.4. Hàm NOR
a. Ký hiệu:
Ký hiệu của cổng NOR như hình 1.6.

Hình 1.6: Ký hiệu cổng NOR.

b. Bảng chân lí:
Ta có bảng chân lí của hàm NOR như sau (bảng 1.4):

A B Z
1 1 0
0 1 0
1 0 0

1- 2.5. Hàm NAND
a. Ký hiệu:
Ký hiệu của cổng NAND như hình 1.7.

Hình 1.7: Ký hiệu cổng NAND.

b. Bảng chân lí:
Ta có bảng chân lí của hàm NAND như sau (bảng 1.5):

A B Z
1 1 0
0 1 1
1 0 1
0 0 1

Bảng 1.5: Bảng chân lí hàm NAND

c. Phương trình đầu ra:
Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm
NAND như sau:
f (x
1
, x
2
, , x
n
) = x
1
.x
2

1- 3.2. IC 74LS08: Mạch và
a. Sơ đồ chân:
Sơ đồ chân của 74LS08 như hình 1.9.

Hình 1.9: Sơ đồ chân IC 74LS08
b. Cấu tạo:
IC 74LS08 gồm 4 cổng AND 2 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng NOT tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 - 13,
đầu ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
Đồ án mạch logic GVHD:Nguyễn Thị Minh

Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn

9
74LS08 hoạt động như cổng AND các lối ra Y là tích của 2 lối vào
A và B: Y
i
= A
i
.B
i
, i = 1, 2, …, 4.
1- 3.3. IC 74LS32: Mạch hoặc
a. Sơ đồ chân:
Sơ đồ chân của 74LS32 như hình 1.10.

Hình 1.10: Sơ đồ chân IC 74LS32
b. Cấu tạo:
IC 74LS32 gồm 4 cổng OR 2 đầu vào tích hợp trên một đế bán

i
+ B
i
, i = 1, 2, …, 4.
1- 3.5. IC 74HC4075: Mạch hoặc
a. Sơ đồ chân:
Sơ đồ chân của 74HC4075 như hình 1.12.

Hình 1.12: Sơ đồ chân IC 74HC4075
b. Cấu tạo:
IC 74HC4075 gồm 3 cổng OR 3 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng OR tại các chân: 3 - 4 - 5, 1 - 2 - 8, 11 – 12 - 13,
đầu ra tại các chân: 6, 9, 10, chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
74HC4075 hoạt động như cổng OR các lối ra Y là tổng của 3 lối
vào A , B và C: Y
i
= A
i
+ B
i
+ C
i
, i = 1, 2, 3.
1- 3.6. IC 74HC4002: Mạch hoặc phủ định
a. Sơ đồ chân:
Sơ đồ chân của 74HC4002 như hình 1.13.
Đồ án mạch logic GVHD:Nguyễn Thị Minh

Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn

đầu ra tại các chân: 12,6, 8. Chân 8 nối nguồn +5V, chân 7 nối đất.
c. Nguyên tắc hoạt động:
Đồ án mạch logic GVHD:Nguyễn Thị Minh

Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn

12
74LS11 hoạt động như cổng AND các lối ra Y là tích 3 lối vào A, B,
C: Y
i
= A
i
.B
i
.C
i
, i = 1, 2, 3.
1- 3.8. IC 74HC4072: Mạch hoặc
a. Sơ đồ chân:
Sơ đồ chân của 74HC4072 như hình 1.15.

Hình 1.15: Sơ đồ chân IC 74HC4072
b. Cấu tạo:
IC 74HC4072 gồm 2 cổng OR 4 đầu vào tích hợp trên một đế bán
dẫn. Đầu vào của cổng OR tại các chân: 1 - 2 - 3 - 4 - 5 , 9 - 10 - 11 -
12, đầu ra tại các chân: 1 ,13. Chân 8 nối nguồn +5V, chân 7 nối đất,
chân 8 và chân 6 không nối với bên trong.
c. Nguyên tắc hoạt động:
74HC4072 hoạt động như cổng OR các lối ra Y là tổng 4 lối vào A,
B, C, D: Y

Hình 1.17: LED 7 đoạn loại anode chung và cathode chung cùng với
mạch giải mã.

- Để hiển thị 1 số nào đó thì các đèn LED tương ứng phải sang
lên, do đó, các thanh LED đều phải được phân cực bởi các điện trở
khoảng 180Ω đến 390Ω với nguồn cấp chuẩn thường là 5V. IC giải mã
BCD sang LED 7 đoạn sẽ có nhiệm vụ nối các chân a, b,…, g của LED
xuống mass hay lên nguồn (tuỳ A chung hay K chung), xem hình 1.17.
- Điều khiển hiển thị LED 7 đoạn:
+ Đối với LED 7 đoạn anode chung để điều khiển 1 thanh nào đó
sáng thì: phải cấp nguồn +5V (mức 1) ở Vcc, lối ra tương ứng của bộ
giải mã BCD phải ở mức thấp:

Tín hiệu điều khiển Hiển thị
Đồ án mạch logic GVHD:Nguyễn Thị Minh

Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn

14
a b c d e f g
0 0 0 0 0 0 1
1 0 0 1 1 1 1
0 0 1 0 0 1 0
0 0 0 0 1 1 0
1 0 0 1 1 0 0
0 1 0 0 1 0 0
1 1 0 0 0 0 1
0 0 0 1 1 1 1
0 0 0 0 0 0 0
0 0 0 1 1 0 0

1
2
3
4
5
6
7
8
9

Bảng 1.7: Bảng trạng thái của LED 7 đoạn kathode chung.

b. Thiết kế bộ giải mã BCD8421 sang LED 7 đoạn:
- Phân tích yêu cầu:
Xem sơ đồ khối hình 1.18. Bộ giải mã BCD
sang LED 7 đoạn
A
B
C
D
d

e


D C B A A b c d e f g
S
ố

được
hiển thị

L L L L L L L L L L H 0
L L L H H L L H H H H 1
L L H L L L H L L H L 2
L L H H L L L L H H L 3
L H L L H L L H H L L 4
L H L H L H L L H L L 5
L H H L L H L L L L L 6
L H H H L L L H H H H 7
H L L L L L L L L L L 8
H L L H L L L L H L L 9

Bảng 1.8: Bảng chức năng của bộ giải mã BCD8421

D C B A a b c d e f g
0 0 0 0 0 0 0 0 0 0 1
0 0 0 1 1 0 0 1 1 1 1
0 0 1 0 0 0 1 0 0 1 0


Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn

17
Bảng 1.10: Bảng Karnaugh của các đầu ra bộ giải mã BCD8421

Tối thiểu hoá bảng Karnaugh ta có các hàm ra như sau:
a = D + B + CA + CA (dạng ORAND)
Lấy đảo: a = D + B + CA + CA (dạng NORAND)
b = C + BA + BA , b = C + BA + BA
c = C + B + A, c = C + B + A
d = D + CB + BA + CA + CBA, d = D + CB + BA + CA + CBA
e = CA + BA, e = CA + BA
f = D + CB + CA + BA, f = D + CB + CA + BA
g = D + CB + CB + BA, g = D + CB + CB + BA
- Sơ đồ logic: (hình 1.19).
Đồ án mạch logic GVHD:Nguyễn Thị Minh

Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn

18

Hình 1.19: bộ giải mã BCD8421 sang LED 7 đoạn:

1- 4.2. Thiết kế bộ dồn kênh MUX: 2

1:

Đồ án mạch logic GVHD:Nguyễn Thị Minh

Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn

19
Khi G = 1 thì Y = 0, tức là bộ dồn kênh bị cấm, nó không làm việc.
Khi G = 0 thì Y = 1 một trong 2 tín hiệu đầu vào được chọn.
Kênh nào được chọn phụ thuộc vào tín hiệu điều khiển. nếu A = 0
thì Y = D
0
, nếu A = 1 thì Y = D
1
. Bảng 1.11 và 1.12 là bảng chức năng
của bộ dồn kênh.
A D
0
D
1
G Y
X X X H L
L L X L L
L H X L H
H X L L L
H X H L H

Bảng 1.11: Bảng chức năng của bộ dồn kênh.

A G Y
X H L
L L D


A, B, C, D: các đầu vào BCD4821. RBI: đầu vào xoá gợn sóng. LT:
đầu vào thử đèn LED. BI/RBO: đầu vào xoá hay đầu ra xoá gợn. a ÷ g:
các đầu ra mức tích cực thấp.
- Cấu trúc bên trong:

Hình 1.23: Cấu trúc bên trong 74LS47 và dạng số hiển thị
Đồ án mạch logic GVHD:Nguyễn Thị Minh

Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn

21
74LS47 bộ giải mã BCB8241 sang LED 7 đoạn, đầu ra ở mức tích cực
thấp. Cấu trúc bên trong xem hình 1.23.
- Hoạt động:
Hoạt động của 74LS47 được mô tả trong bảng 1.13.
74LS47 hoạt động giống như bộ giải mã BCD8421 sang LED 7
đoạn chỉ có một số chức năng khác:
+ Các đầu ra của bộ giải mã tác động ở mức thấp (0) thì LED
tương ứng sang.
+ Ngoài 10 số từ 0 đến 9 được giải mã, mạch cũng còn giải mã 6
trạng thái khác, ở đây không dùng đến (ghi chú 2)
+ Để hoạt động giải mã xãy ra bình thường thì thì chân LT và
BI/RBO phải ở mức cao.
+ Muốn thử đèn LED để các LED đều sáng hết thì đặt chân LT ở
mức thấp (ghi chú 5).
+ Muốn xoá hết số (tắt hết LED) thì đặt chân BI/RBO ở mức thấp
(ghi chú 3).
23Bảng 1.14: Tóm tắt hoạt động của 74LS157.

Hoạt động của 74LS157 giống như MUX: 21. Khi tín hiệu chân G
ở mức thấp thì IC mới hoạt động. Lúc IC hoạt động nếu tín hiệu ở chân
A/B là mức thấp thì các lối ra Y sẽ chọn dữ liệu ở các lối vào A tương
ứng, còn tín hiệu chân A/B ở mức cao thì các lối ra Y sẽ chọn dữ liệu ở
các lối vào B tương ứng.
1- 5. Mạch dãy
1- 5.1. Các bước thiết kế mạch dãy
Quá trình thiết kế mạch dãy được mô tả như ở lưu đồ hình 1.26.
Hình 1.26: Các bước thiết kế mạch dãy.

1- 5.2. Các trigger (Flip - Flop)
a. Trigger JK:
Xác định bài toán
Xác định tín hiệu vào ra
Đồ hình trạng thái, bảng trạng
thái, bảng tín hiệu vào ra
Tối thiểu hoá trạng thái
Xác định hệ phương trình
Sơ đồ thực hiện