ỦY BAN NHÂN DÂN TP.HCM
SỞ KHOA HỌC VÀ CÔNG NGHỆ BÁO CÁO NGHIỆM THU NGHIÊN CỨU VÀ CHẾ TẠO
THIẾT BỊ KIỂM TRA TESTCHIP VÀ IC
DÙNG CHO ĐÀO TẠO CƠ QUAN QUẢN LÝ CƠ QUAN CHỦ TRÌ
(Ký tên/đóng dấu xác nhận) (Ký tên/đóng dấu xác nhận)
của đề tài trước mắt sẽ trang b
ị cho phòng thí nghiệm thực hành trong chương trình
đào tạo sinh viên ngành công nghệ chip. Mục tiêu xa hơn là có thể cải tiến, nâng cao
độ chính xác và độ tin cậy để có thể đáp ứng cho nhu cầu thực tế.
Tính năng đạt được của thiết bị:
• Là một thiết bị test tự động, hoạt động dưới sự điều khiển của máy tính.
• Kiểm tra các thông số của test die trên wafer.
• Kiểm tra các thông số
kỹ thuật (DC, AC) và tính năng của một số IC thông
dụng như EEPROM và các IC số họ 74LS.
• Khả năng phát triển tính năng thiết bị trên cơ sở thiết kế thêm các mạch đặc
biệt và chương trình test.
SUMMARY OF RESEARCH CONTENT
Many companies about chip technology have been investing in Viet Nam such as
Intel Corporation. The chip technology is just being developing so there is almost no
qualified worker to provide for the companies. The training is very necessary and
urgent. The Sai Gon Technology University (STU) is preparing to satisfy the need.
Unfortunately, it is very difficult to support the chip technology laboratory because
all of the related devices are too expensive.
The ATE (automatic test equipment) is one of the important devices that are used in
assembly and test process. Testing is also a course in training program. The project
will research to make the Chip and IC Testing System to support the laboratory.
The features of the Chip and IC Testing System are:
• This is an ATE with CAD.
• To test some parameters of test dice of a wafer.
• To test some parameters (such as DC and AC characteristics) and function of
some common ICs (such as EEPROM, 74LS family).
Sở Khoa Học Và Công Nghệ Đại Học Công Nghệ Sài Gòn
8
2.1.4. Dòng điện ngõ vào I
IH
/ I
IL
9
2.1.5. Dòng điện trên các chân ở trạng thái tổng trở cao I
OZH
/ I
OZL
9
2.1.6. Phương pháp đo các đáp ứng thời gian 10
2.1.7. Propagation delay time t
PHL
- t
PLH
11
2.1.8. Setup time t
s
và hold time t
h
11
2.1.9. Propagation delay time t
PZH
- t
PZL
- t
PHZ
- t
PLZ
3.2. Kết quả và thảo luận 44
3.2.1. Continuity test 44
3.2.2. DC test AT28C64A 46
3.2.3. DC test họ 74LS 47
3.2.4. AC test AT28C64A 48
3.2.5. AC test họ 74LS 50
3.2.6. Functional test 52
3.2.7 Wafer test 53
3.3. Các bài thí nghiệm thực hành của sinh viên 57
CHƯƠNG IV. KẾT LUẬN VÀ ĐỀ NGHỊ 59
4.1. Tổng kết 59
4.2. Các hạn chế và khả năng phát triển 59
4.3. Đề nghị 60
PHỤ LỤC 61
Sở Khoa Học Và Công Nghệ Đại Học Công Nghệ Sài Gòn
IV Báo cáo nghiệm thu
TÀI LIỆU THAM KHẢO 63
DANH SÁCH CÁC CHỮ VIẾT TẮT
VIẾT TẮT THUẬT NGỮ
IC Integrated Circuit
DUT Device Under Test
PMU Precision Measurement Unit
PE PIN Electronic
ATE Automatic Test Equipment
CAD Computer Added Design
ESD Electrostatic Discharge
MMC Multi Media Card
V Báo cáo nghiệm thu
DANH SÁCH HÌNH
SỐ TÊN HÌNH ẢNH TRANG
1 Wafer và dice 2
2 Probe station và Probe card 2
3 Thiết bị kiểm tra testchip và IC 4
4 Bonding 7
5 Continuity test – Static method 7
6 Continuity test – Functional method 8
7 Nguyên lý test V
OH
, V
OL
8
8 Nguyên lý test I
IH
, I
IL
9
9 Xác định thời gian bằng cách dùng bộ đếm 10
10 Xác định t
PLH
bằng cách điều khiển thời gian lấy mẫu tín hiệu 10
11 Propagation delay time. Setup time and hold time 11
12 Propagation delay time t
PZH
- t
33 Sơ đồ khối mạch Timing & Controller 30
34 Timing & Controller schematic 31
DANH SÁCH HÌNH (tiếp theo)
SỐ TÊN HÌNH ẢNH TRANG
35 Sơ đồ khối Special tester 32
36 AT28C64 Special Tester schematic 33
37 74LS Special Tester schematic 34
38 Lưu đồ hoạt động tổng quát của các mạch chức năng 35
39 Giao diện Testchip and IC Testing System 38
40 Select DUT menu 38
41 Activity menu 39
42 Test Condition Setup window 39
43 Wafer và test die 41
44 Probe card 41
45 Probe station 42
46 Kết quả Continuity test trên AT28C64A 45
47 Kết quả Continuity test trên 74LS00 45
48 Kết quả đo các thông số DC của AT28C64A 46
49 Kết quả đo các thông số DC của 74LS374 47
50 Kết quả đo các thông số DC của 74LS00 48
51 Kết quả đo các thông số AC của AT28C64A 48
52 Nguyên lý đo t
OE
, t
ACC
và t
CE
49
53 Nguyên lý đo setup time t
s
ĐVT: 1,000đ
Trong đó
TT Nội dung Kinh phí
Ngân sách Nguồn khác
I Kinh phí được cấp trong năm 250.000.000 250.000.000
II Kinh phí quyết toán trong năm 250.000.000 250.000.000
1. Công chất xám 9.000.000 9.000.000
2. Công thuê khoán 72.000.000 72.000.000
3.
Nguyên, nhiên, vật liệu, dụng cụ,
phụ tùng, văn phòng phẩm
130.870.000 130.870.000
4. Thiết bị 24.500.000 24.500.000
5. Xét duyệt, giám định, nghiệm thu 4.500.000 4.500.000
6. Hội nghị, hội thảo 0 0
7. Đánh máy tài liệu 130.000 130.000
8. Giao thông liên lạc 0 0
9. Chi phí điều hành 9.000.000 9.000.000
III Tiết kiệm 5% 0 0
IV Kinh phí chuyển sang năm sau 0 0
Sở Khoa Học Và Công Nghệ Đại Học Công Nghệ Sài Gòn
VIII Báo cáo nghiệm thu QUYẾT TOÁN KINH PHÍ GIAI ĐOẠN 2
III Tiết kiệm 5% 0 0
IV Kinh phí chuyển sang năm sau 0 0 Sở Khoa Học Và Công Nghệ Đại Học Công Nghệ Sài Gòn
1 Báo cáo nghiệm thu
PHẦN MỞ ĐẦU
1. Đề tài
Tên đề tài: Nghiên cứu và chế tạo thiết bị kiểm tra Testchip
và IC dùng cho đào tạo
Chủ nhiệm đề tài: Lê Phước Lâm
Cơ quan chủ trì: Trường Đại Học Công Nghệ Sài Gòn
Thời gian thực hiện: từ tháng 3 năm 2008 đến tháng 6 năm 2009
Kinh phí được duyệt: 350.000.000đ
Kinh phí đã cấp:
• Đợt 1: 250.000.000đ, theo TB số: 7/TB-KHCN ngày 30/1/2008
• Đợt 2: 65.000.000đ, theo TB số: 289/TB-SKHCN ngày 22/12/2008
2. Mục tiêu
Mục tiêu của đề tài là nghiên cứu và chế tạo một thiết bị kiểm tra testchip và IC để
kiểm tra (test) một số thông số của testchip trên wafer và một số loại IC (Integrated
Circuit) nhằm phục vụ cho công tác đào tạo ngành Công nghệ Vi mạch, một ngành
đang trong giai đoạn bước đầu hình thành và phát triển tại Việt Nam.
Trước mắt, kết quả của đề tài sẽ ứng dụng cho việc trang bị phòng thí nghiệm thực
hành Công ngh
ệ chip của trường Đại Học Công Nghệ Sài Gòn (STU), phục vụ cho
trên một wafer được chọn làm mẫu test.
Các thông số sau đây dự kiến được test:
• Điện trở các thành phần trên wafer: n
+
-diffusion, p
+
-diffusion, n-well, p-well,
poly-silicon.
• Độ dẫn điện của chuỗi các contact, các kết nối xuyên lớp.
• Điện áp ngưỡng (threshold voltage) của các loại transistor: MOSFET kênh p,
kênh n.
• Độ dẫn điện của kênh dẫn các MOSFET kênh p, kênh n.
b. Hình chụp qua kính hiển vi
phóng đại 400 lần một die thật
kích thước nhỏ hơn 10mm
2
.
Die
Testchip
(test die)
Bonding
pad
a. Die và test die trên wafer.
Thông thường có 5 test die
phân bố đều trên wafer.
Kính hiển vi
Giá đỡ
probe card
Bệ đỡ
wafer
Input leakage current.
Input logic level.
Output voltage, output current drive capability.
Supply current I
CC
.
• Functional test.
• AC characteristics:
Đối với memory EEPROM 28C64A:
o Address access time T
ACC
.
o Output enable access time T
OE
.
o Chip enable access time T
CE
.
o Write pulse width T
WPL
.
Đối với các IC số họ 74LS:
o Propagation delay T
P
.
o Setup time T
S
.
o Hold time T
H
Hình 3. Thiết bị kiểm tra testchip và IC.
Sở Khoa Học Và Công Nghệ Đại Học Công Nghệ Sài Gòn
5 Báo cáo nghiệm thu
CHƯƠNG I. TỔNG QUAN
1.1. Nghiên cứu trong và ngoài nước
Ở các nước tiên tiến, ngành Công nghệ Vi mạch đã phát triển ở mức độ rất cao. Với
nhu cầu ngày càng cao của máy móc thiết bị điện tử, cần phải có nhiều IC với tính
năng ưu việc hơn. Điều đó đòi hỏi các hệ thống test cũng phải được cải tiến để đáp
ứng theo. Một IC với chức năng mới cần phải có mộ
t thiết bị test chức năng tương
ứng. Đa số các nghiên cứu phát triển tập trung vào việc nâng cao độ chính xác của
các quá trình test, tăng tính mềm dẽo và linh động của hệ thống, giảm chi phí và
giảm thời gian test.
Trong nước, cùng với việc tập đoàn Intel và một số công ty khác đang trong giai
đoạn đầu tư vào Việt Nam, ngành Công nghệ Vi mạch tại nước ta đang trong giai
đoạn hình thành và phát triển.
Hiện tại trong nước ch
ưa có chương trình đào tạo nhân lực cho ngành Công nghệ Vi
mạch, cũng như chưa có công trình nghiên cứu nào về lĩnh vực này.
Do tính chuyên dụng đặc biệt của vấn đề test chip và sự bảo đảm về bản quyền công
nghệ của các nhà sản xuất chip nên hầu như không tìm được nghiên cứu nào chuyên
sâu và thực tế trong lĩnh vực này trên internet và thông tin đại chúng.
Dựa vào các nguyên lý cơ bản và các giáo trình về testing, công việc chính của đề
tài là nghiên cứu và chế
tạo một thiết bị kiểm tra các thông số của testchip và IC.
Với mục tiêu ban đầu là dùng cho đào tạo, thiết bị sẽ là một công cụ hữu ích để hổ
trợ cho việc thí nghiệm thực hành trong công tác đào tạo.
Thiết bị có giá thành thấp và phục vụ tốt cho công tác đào tạo một ngành công nghệ
cao đang phát triển tại Việt Nam.
Trên cơ sở nguyên lý của thiết bị kiểm tra testchip và IC của đề tài, việc phát tri
ển
và thực thi các hệ thống test cho các IC chức năng mới sẽ dễ dàng và nhanh hơn,
hơn nữa hoàn toàn có khả năng cung cấp thiết bị đủ tiêu chuẩn cho các doanh
nghiệp, công ty sẽ phát triển trong tương lai về lĩnh vực này. Hình 5. Continuity test – Static method.
b.
Funtional method.
Nguyên lý được trình bày trên hình 6. Tiến trình như sau:
• Nối tất cả các chân xuống GND ngoại trừ chân được tiến hành kiểm tra.
• Cấp dòng
±400µA (hai lượt đo tương ứng theo hai chiều của dòng điện)
trong khoảng thời gian 1µs.
V
CC
= 0V
0.2V
1.5V
Pass
Fail
Fail
-0.2V
-1.5V
Pass
Fail
Fail
Kết quả khi
qua DUT.
Thụng thng IC cú dũng tiờu th khỏc nhau tng ng vi cỏc ch hot ng
khỏc nhau. Vớ d: IC ch standby; active; dũng tiờu th cng cú th thay i
khi cỏc ngừ ra thay i mc logic mc dự khụng cú ti ngừ ra. Ch hot ng
c ỏp t trong tin trỡnh o I
CC
tựy thuc c tớnh ca DUT.
2.1.3. Cỏc mc logic ngừ ra V
OH
/ V
OL
Test V
OH
, V
OL
cng c thc hin bng PMU. Nguyờn lý trỡnh by trờn hỡnh 7. Hỡnh 7. Nguyờn lý test V
OH
, V
OL
.
Tớn hiu cht
1.5V
0.2V
OH
V
OL
Sở Khoa Học Và Công Nghệ Đại Học Công Nghệ Sài Gòn
9 Báo cáo nghiệm thu
Tiến trình test như sau:
• Áp đặt điện áp cung cấp nhỏ nhất V
CC,min
.
• Đặt điều kiện sao cho:
o Ngõ ra ở logic 0 khi đo V
OL
.
o Ngõ ra ở logic 1 khi đo V
OH
.
• Cấp dòng bằng giá trị lớn nhất theo khả năng của IC.
o Dòng dương (chiều dòng điện đi vào IC) khi đo V
OL
.
o Dòng âm (chiều dòng điện đi vào PMU) khi đo V
OH
.
• Chờ 10ms, đo điện áp trên chân được test.
2.1.4. Dòng điện ngõ vào I
IH
/ I
IL
đến bus tín hiệu. Dòng điện trên các chân ở trạng thái tổng trở cao khi trên bus có
mức logic 1 là I
OZH
, và khi trên bus có mức logic 0 là I
OZL
.
Nguyên lý đo I
OZH
, I
OZL
cũng giống như nguyên lý đo I
IH
, I
IL
:
• Áp đặt điện áp cung cấp lớn nhất V
CC,max
.
• Thiết lập điều kiện test sao cho ngõ ra của IC ở trạng thái tổng trở cao.
• Áp đặt các mức logic 1 và 0 lên ngõ ra cần đo của IC. Giá trị điện áp của
các mức logic theo khuyến nghị của nhà sản xuất.
• Chờ 10ms, đo dòng điện đi vào và ra trên chân được test của IC.
PMU
V
CC,max
DUT
Force voltage
Measure current
b. Điều khiển thời gian lấy mẫu tín hiệu
Nguyên lý đo được trình bày trên hình 10. Tín hiệu ngõ ra của buffer được lấy mẫu
bằng xung strobe. Thời gian kể từ lúc xuất hiện xung input cho đến khi xuất xung
strobe được điều khiển bằng chương trình. Tiến trình như sau:
• Đầu tiên xuất output strobe a, nếu kết quả fail (tín hiệu nhận được sau khi l
ấy
mẫu có mức logic 0) thì lặp lại với output strobe b có thời gian dài hơn
output strobe a một chu kỳ xung clock, và cứ tiếp tục với output strobe dài
hơn một chu kỳ xung clock nữa nếu lại nhận kết quả fail.
• Nếu kết quả pass (tín hiệu nhận được sau khi lấy mẫu có mức logic 1) thì lặp
lại với output strobe c có thời gian ngắn hơn output strobe a một chu kỳ xung
clock, và c
ứ tiếp tục nếu lại nhận kết quả pass.
• t
PLH
được xác định là thời gian kể từ lúc xuất hiện xung input cho đến khi
xuất hiện output strobe thứ i mà output strobe liền kề sau đó (thứ i+1) cho
kết quả ngược lại.
Hình 10. Xác định t
PLH
bằng cách điều khiển thời gian lấy mẫu tín hiệu.
Input
Output
Tester output
strobe
a
PLH
t
Min = 1.25ns
and t
h
Hình 11. Propagation delay time. Setup time and hold time.
Có hai thông số propagation delay time (hình 11a):
• t
PLH
: thời gian trể truyền trong trường hợp ngõ ra từ logic 0 lên logic 1.
• t
PHL
: thời gian trể truyền trong trường hợp ngõ ra từ logic 1 xuống logic 0.
2.1.8. Setup time t
s
và hold time t
h
Cũng có hai thông số đối với t
s
và t
h
:
• t
s
(H), t
h
(H) tương ứng với tín hiệu vào ở logic 1.
• t
s
(L), t
h
PZL
- t
PHZ
- t
PLZ
Đối với các ngõ ra ba trạng thái, có các thông số (hình 12):
• t
PZH
: thời gian từ trạng thái Z (trạng thái tổng trở cao) đến lúc đạt logic 1.
• t
PZL
: thời gian từ trạng thái Z đến lúc đạt logic 0.
• t
PHZ
: thời gian từ logic 1 đến lúc vào trạng thái Z.
• t
PLZ
: thời gian từ logic 0 đến lúc vào trạng thái Z.
Để đo được các thông số này, cần thiết lập mức điện áp trên bus tín hiệu khi các ngõ
ra ở trạng thái Z là 1.5V. Điều này có thể thực hiện được bằng cách áp đặt tải cho IC
khi tiến hành đo các thông số AC (được trình bày trong đề mục 2.1.11).
Hình 12. Propagation delay time t
Output control
Output signal
Output signal
Sở Khoa Học Và Công Nghệ Đại Học Công Nghệ Sài Gòn
13 Báo cáo nghiệm thu
Đối với EEPROM, ngoài các thông số propagation delay time, thiết bị có thể xác
định được thông số write pulse width t
W
(hình 13, trang 12). Trong hình, write pulse
width được ký hiệu là t
WPL
– Low logic write pulse width).
Nguyên lý đo t
W
đơn giản hơn vì không cần đến xung strobe:
• Áp đặt địa chỉ và dữ liệu cần ghi (địa chỉ và dữ liệu có thể lựa chọn).
• Áp đặt xung ghi với độ rộng xung điều khiển được.
• Kiểm tra tín hiệu Ready hoặc chờ 10ms (thời gian tối đa của một chu kỳ ghi).
• Đọc và kiểm tra dữ liệu vừa ghi.
• Lặp lại các b
ước trên để xác định t
W
.
2.1.11. Tải trong các quá trình AC test
Các thông số của IC được cho với điều kiện hoạt động thực tế, có nghĩa là phải có
tải cho các ngõ ra. Để thay thế cho các tải thực tế, thông thường trong test lab người
ta dùng tải như trình bày trên hình 14.
Giá trị tùy thuộc DUT.
• C
L
: điện dung tải. Thông thường C
L
chính là điện
dung ngõ vào của mạch test (ATE). Giá trị cũng
tùy thuộc DUT.
• Đối với ngõ ra hai trạng thái: S
1
và S
2
đóng.
• Đối với ngõ ra ba trạng thái:
o t
PHL
, t
PLH
: S
1
và S
2
đóng.
o t
PZL
: S
1
đóng và S
.
o Khi DUT output ở logic 0: D
1
dẫn, D
2-4
tắt.
Tải là R
L1
.
o Khi DUT output ở Z: D
1-4
dẫn, điện áp tại A
gần bằng 2.1V và tại B gần bằng 1.4V.
V
CC
Test point
S
1
R
L1
D
2
D
3
D
4
D
1
R
Hình 15. Lưu đồ tổng quát một tiến trình test.
Sau đây là ph
ần thiết kế chi tiết cho hệ thống test.
2.2. Sơ đồ hệ thống
Hình 16. Sơ đồ khối hệ thống test.
Automatic
Test
Equipment
Probe station Computer
IC connect box
USB interface
34-wire Bus
Lập trình test trên PC
PC truyền thông tin test đến ATE
ATE áp đặt điều kiện test, thiết lập test vector cho DUT
ATE thực thi và xử lý kết quả
Chấp nhận?
từng khối chức năng. Các mạch chức năng này không giao tiếp trực tiếp với nhau về
phương diện trao đổi các lệnh thực thi và các số liệu đo đạt trong quá trình test, tất
cả đều giao tiếp đến một m
ạch điều khiển chính được gọi là ATE’s CPU (khối xử lý
trung tâm của Chip-ATE). Tất cả các mạch chức năng và ATE’s CPU đều được cắm
trên một back-bus.
Hình 17. Kiến trúc giao tiếp của Chip-ATE.
(Một mạch chức năng có thể không có kết nối trực tiếp đến DUT).
(To computer)
ATE’s CPU
Function 1 Function 2 Function n
(To DUT)
2-wire
34-wire
Master
Slaver
Sở Khoa Học Và Công Nghệ Đại Học Công Nghệ Sài Gòn
16 Báo cáo nghiệm thu
Để cho việc kết nối các mạch chức năng đến ATE’s CPU được đơn giản và để giảm
khối lượng công việc cần xử lý của ATE’s CPU, mỗi mạch chức năng được điều
khiển bởi một chip vi điều khiển (microcontroller) độc lập. Kiến trúc giao tiếp của
Chip-ATE được mô tả trên hình 17 (trang 15).
trình test và xuất kết quả trở về ATE’S CPU. Có nhiều thông số kỹ thuật,
nhiều tính năng trong một IC, và nhiều loại IC khác nhau nên trong một hệ
thống test thường có nhiều mạch Special tester khác nhau.
• Timing: tạo các dạng tín hiệu phù hợp vớ
i các quá trình test từ các test
vector.
• Oscillator (OSC): tạo clock chủ 800MHz cho hệ thống test.
PMU
Timing Special tester
Pin
Electronic
OSC
ATE’s CPU
GND
Selector
DUT
Reference
Voltage
Power
Supply
Computer
Memory
220VAC
Copyright: Tài liệu đại học ©