 TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
VIỆN ĐIỆN TỬ - VIỄN THÔNG BÁO CÁO BÀI TẬP LỚN KIẾN TRÚC MÁY TÍNH
THIẾT KẾ MIPS PIPELINE GIẢNG VIÊN HƯỚNG DẪN: TS. NGUYỄN ĐỨC MINH
NHÓM SINH VIÊN
Đặng Văn Quân ĐT2 - K54 20092109
Lê Minh Thao ĐT5 - K54 20092399
Nguyễn Văn Hưng ĐT11 - K54 20091384
Nguyễn Văn Huấn ĐT2 - K54 20092165
Nguyễn Thị Mai Trang ĐT4 - K54 20092812

HÀ NỘI 11/2012
 MỤC LỤC

TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI 1
MỤC LỤC 2
Tài liệu tham khảo …………………………………………………………………. 49Phần 1: Giới thiệu ý tưởng và
xác định chỉ tiêu kỹ thuật của kiến trúc MIPS Pepiline 3
1.1Phân tích nhu cầu và đặc điểm nổi bật trong kiến trúc MIPS Pipeline 3
1.1.1.Giới thiệu chung về kiến trúc MIPS- nhu cầu cần thiết cho sự ra đời của kiến trúc MIPS pipeline 3

4.3Register File 24
4.4Bộ nhớ dữ liệu 26
4.5Xây dựng Datapath cho lệnh loại R 26
4.6Khối điều khiển(CU) 29
4.7Khối xử lý xung đột (Hazard Unit). 30
4.7.1.Khối chuyển tiếp dữ liệu 30
4.7.2.Điều khiển thanh ghi Pipeline 30
Phần 5.Kết quả tổng hợp và mô phỏng 33
5.1Kết quả tổng hợp từ Quartus 33
5.2Kết quả mô phỏng sử dụng Modelsim 33
Kết quả mô phỏng trên Modelsim 35  Tài liệu tham khảo ………………………………………………………………….
49Phần 1: Giới thiệu ý tưởng và xác định chỉ tiêu kỹ thuật
của kiến trúc MIPS Pepiline

 Phân tích nhu cầu và đặc điểm nổi bật trong kiến trúc MIPS Pipeline

Giới thiệu chung về kiến trúc MIPS- nhu cầu cần thiết cho sự ra đời của kiến trúc MIPS
pipeline
 MIPS :
Microprocessor without Interlocked Pipeline Stage
là một kiến trúc vi xử lý
được phát triển bởi hãng
MIPS Technologies
và là kiến trúc chiếm đến 1/3 số lượng
chip sản xuất trên nền kiến trúc RISC.
 Bộ xử lí MIPS đầu tiên được nghiên cứu vào năm 1981 với mục đích cơ bản là nhằm
tăng đột xuất hiệu năng thông qua sử dụng một đường ống lệnh ( pileline

 Thiết kế đòi hỏi sự thỏa hiệp
 Ba loại chỉ thị định dạng
 Nguyên tắc hoạt động của Pipeline
 Chia nhỏ các lệnh thành các giai đoạn đường ống
 Bắt đầu lệnh tiếp theo trước khi lệnh hiện tại kết thúc.

Lên ý tưởng cho đề tài
 Mục đích là thiết kế một chip MIPS pipeline bằng ngôn ngữ mô tả Verilog HDL.
 Lý do chọ đề tài: nhận thấy được sự cần thiết và phát triển ngày càng nhanh của hệ
thống xử lý đặt ra ngày càng cao trong quá trình thiết kế được tối ưu nhất, nhanh
nhất, Verilog HDL là một ngôn ngữ mô tả phần cứng linh hoạt, dễ làm và dễ mô
phỏng.
 Các sản phẩm đã có trên thị trường (Các công trình bài báo nghiên cứu đã có và có liên
quan)
Sau khi MIPS cho ra đời bộ vi xử lý 64 bit đầu tiên R4000 vào năm 1991, MIPS đã
gặp khó khăn về tài chính trong khi tung sản phẩm này ra thị trường. Thiết kế này rất quan
trọng đối với SGI-một trong những khách hàng của MIPS lúc bấy giờ, vì thế SGI đã mua
lại công ty vào năm 1992 để bảo vệ thiết kế không bị mất đi. Từ đó MIPS trở thành một
công ty con của SGI và được biết đến bởi tên MIPS Technologies.
Các dòng vi xử lý thương mại MIPS đã được sản xuất:

R2000
Xuất hiện trên thị trường vào năm 1985, được bổ sung thêm nhiều câu lệnh mới, có
thể được khởi tạo ở chế độ big-endian hay little-endian, có 32 thanh ghi 32 bit, nhưng
không có thanh ghi mã điều kiện. R2000 cũng hỗ trợ tới 4 bộ xử lý, một trong số đó đảm
nhiệm việc xử lý các ngoại lệ và bẫy trong khi ba chiếc còn lại sử dụng cho các mục đích
khác. Điều này được hỗ trợ trong R2010 FTU - bộ xử lý có 32 thanh ghi 32 bit có thể được
sử dụng như là 16 thanh ghi 64 bit cho kết quả chính xác gấp đôi.

R3000

các câu lệnh và dữ liệu. Các thiết kế tiếp theo của R1000 là R12000 và R14000 với hỗ trợ
DDR SRAM trong cache và tốc độ lên tới 200 MHz. Ngoài ra còn các thiết kế R16000,
R16000A, R6000.

Hình 1.1: Thiết kế R10000 (1995)

Các sản phẩm hiện tại trên thị trường

MIPS32® 4K® Family

 Họ vi xử lý MIPS32® 4K® được thiết kế cho các ứng dụng SoC. Đây là những ứng
dụng yêu cầu các bộ xử lý dễ sử dụng và có hiệu quả sử dụng năng lượng cao. Các
lõi MIPS32® 4K® có khả năng cấu hình và tổng hợp đã được sử dụng trong hàng
trăm hệ thống SoC.

Tính năng:

 Thực hiện kỹ thuật đường ống 5 giai đoạn
 Đường dữ liệu và địa chỉ 32 bit
 Thực hiện kiến trúc tập lệnh tương thích như MIPS32
 Có thể thực hiện lệnh ở một trong hai chế độ: đơn xung nhịp hoặc đa xung
nhịp
 Cho phép người dùng định nghĩa và thêm các lệnh trong quá trình thiết kế
 Tần số hoạt động tối thiểu: 0MHz
 Có chế độ hoạt động ở mode tiết kiệm năng lượng
 Có các bộ chia clock được điều khiển bằng phần mềm
 Giá trên thị trường: $150USD

MIPS32® M4K™ Core


đáng kể thời gian rảnh rỗi của CPU khi thực hiện liên tiếp các câu lệnh. Bộ xử lý này chỉ
có khả năngthực hiện được một số lệnh cơ bản.
Kiến trúc tập lệnh này hộ trợ thực hiện:
 Các phép toán số học: cộng, trừ, nhân…
 Truy cập bộ nhớ với 2 chỉ thị: lw, sw.
 Lưu trữ, đọc và ghi byte dữ liệu
 Lệnh dịch, logic số học, nhảy (có điều kiện và không có điều kiện).

Chỉ tiêu kỹ thuật của sản phẩm.
 Tần số clock 200MHz
 Hiệu năng:
 Tiêu thụ năng lượng:
 Kích thước core:
Sau khi thiết kế xong bộ xử lý MIPS, để kiểm tra xem nó có đạt các chức năng đã
đặt ra, chúng ta tiến hành chạy mô phỏng bằng phần mềm của Altera (Quartus,
Moldemsim) với các thông số đầu vào ra cụ thể như sau:

Thông số đầu vào,ra

Thông số
Ý nghĩa
Input
clk
Tín hiệu đồng hồ hệ thống
reset
Tín hiệu reset không đồng bộ
instruction
Mã lệnh
readData
Dữ liệu vào

 Đọc lệnh từ bộ nhớ ( Instruction Fetch – IF)
 Sử dụng địa chỉ lưu trong thanh ghi PC để giải mã ra mã máy của câu lệnh
tiếp theo và lưu vào thanh ghi trung gian IF/ID.
 Giá trị PC được cộng thêm 4 và lưu vào thanh ghi trung gian IF/ID
 Giải mã lệnh và đọc các thanh ghi (Intruction Decode – ID)
 Sử dụng mã máy của câu lệnh lưu trong thanh ghi IF/ID làm đầu vào cho
khối Regfile
 Khối Control sử dụng phần opcode của mã máy của câu lệnh để giải mã thành
các tín hiệu điều khiển, ngoài tín hiệu SignEx được sử dụng cho khối mở rộng,
các tín hiệu khác được lưu vào thanh ghi trung gian ID/EX
 Đọc các thanh ghi Rs, Rt từ bộ thanh ghi và lưu vào thanh ghi trung gian
ID/EX
 Khối mở rộng sử dụng tín hiệu SignEx từ khối Control để mở rộng dấu hay
mở rộng zero của 16 bit thấp của mã máy thành 32 bit và lưu vào thanh ghi
ID/EX
 Địa chỉ các thanh ghi Rs, Rt, Rd được lưu vào thanh ghi ID/EX
 Tính toán kết quả của câu lệnh hoặc địa chỉ (Execution – EX)
 Khối ALU sử dụng các đầu vào đã được lưu trong thanh ghi ID/EX để tính
toán và lưu kết quả vào thanh ghi trung gian EX/MEM
 Một bộ mux được dùng để lựa chọn thanh ghi đích từ 2 thanh ghi Rt, Rd và
lưu địa chỉ vào thanh ghi EX/MEM
 Địa chỉ mới của PC sau câu lệnh BNE cũng được tính toán trong khối này.
Một số bộ mux được dùng để lựa chọn giá trị mới cho PC từ các câu lệnh rẽ
nhánh BNE, J, JR.
 Các tín hiệu điều khiển MemWrite, MemtoReg và RegWrite được lưu tiếp
vào thanh ghi EX/MEM
 Đọc hoặc ghi dữ liệu trên bộ nhớ dữ liệu ( Memory access – MEM)
 Sử dụng kết quả tính toán từ khối ALU và tín hiệu điều khiển MemWrite từ
thanh ghi EX/MEM để thực hiện đọc hoặc ghi vào bộ nhớ dữ liệu. Kết quả đọc
ghi vào thanh ghi trung gian MEM/WB.

đưa vào thanh ghi trạng thái trong phần
mở rộng của thanh ghi EX/MEM

Thanh ghi trạng thái, phần mở rộng của
thanh ghi EX/MEM

Thanh ghi trạng thái phần mở rộng của
thanh ghi MEM/WB. Với tín hiệu đầu
ra RegWriteW làm tín hiệu điều khiển
cho khối Register File và MemtoRegW
làm tín hiệu điều khiển cho bộ MUX
lấy tín hiệu WriteBack

Các yêu cầu phi chức năng
Bộ xử lý MIPS sau khi được thiết kế không chỉ đạt những chức năng kĩ thuật mà cần
đạt yêu cầu phi chức năng như sau:
 Dễ sử dụng trong việc mô phỏng
 Đáp ứng được các câu lệnh cơ bản
 Dễ dàng nâng cấp và sửa lỗi khi cần thiết.
 Giá thành hợp lý
 MIPS hoạt động ổn định và có độ tin cậy cao
 Năng lượng tiêu thụ thấp
Tuy nhiên trong khuôn khổ của bài tập lớn này, chúng em chỉ dừng lại ở việc nghiên
cứu và mô tả kiến trúc của bộ xử lý MIPS, không đặt vấn đề giá thành làm một tiêu chí
đánh giá.

 Phân tích chức năng và lập kế hoạch
 Phân chia chức năng
Trong quá trình thiết kế, MIPS được chia thành các khối, cụ thể chức năng và phân chia
các khối như sau:



 Khối Data Mem có một cổng đọc hoặc ghi. Nếu tín hiệu cho phép ghi WE=1 thì dữ
liệu WD sẽ được viết vào bộ nhớ dữ liệu tại địa chỉ tương ứng A tại sườn lên của
xung clock. Nếu WE =0 dữ liệu sẽ được đọc ra RD.


Chức năng khối Register File

Hình 2.3: Register File
 Tệp thanh ghi fie gồm 32 thanh ghi, mỗi thanh ghi 32 bit. Khối này có 2 cổng đọc
và 1 cổng ghi. Hai cổng đọc nhận các đầu vào địa chỉ 5 bit (ứng với 32 thanh ghi)
A1, A2. Đầu ra là dữ liệu RD1, RD2 tương ứng với các đầu vào địa chỉ A1, A2.
 Cổng ghi nhận đầu vào địa chỉ A3 (5 bit ) và đầu vào của dữ liệu cần ghi 32 bit
WD3.
 Ngoài ra còn có các tín hiệu clock và đầu vào cho phép ghi Write Enable WE. Nếu
tín hiệu WE ở mức cao 1, dữ liệu WD3 sẽ được ghi vào trong thanh ghi file tương
ứng tại sườn lên của xung clock.


Chức năng khối ALU và ALU control

Hình 2.4: ALU

 Khối ALU có 2 đầu vào là các toán hạng SrcA và SrcB 32 bit, một đầu ra
ALUResult 32 bit. Ngoài ra ALU còn có một đầu vào điều khiển ALUControl 4 bit
để xác định các phép toán cần thực hiện. ALUControl


Chức năng khối Control Unit

Hình 2.6: Control Unit
 Khối điều khiển CU tính toán các tín hiệu điều khiển dựa trên các trường opcode
Instr[31-26] và funct Instr[5-0] của lệnh.
 Hầu hết các tín hiệu điều khiển nằm ở trường opcode, tuy nhiên các lệnh loại R phải
sử dụng thêm trường funct để xác định các phép toán ALU.
 Như trên hình vẽ, khối Control Unit tính toán hầu hết các tín hiệu điều khiển
như:MemtoRegD,MemWriteD,BranchD,ALUSrcD,RegDstD,RegWriteD,MemRe
adD, ALUSelectShilfD, ALUControlD. Tất cả các tín hiệu điều khiển này được đưa
vào thanh ghi trạng thái.
 Khối ALU Decoder sử dụng trường Funct[5-0] và 2 bit Op để tính toán
ALUControl.
Mã hóa ALUOp:
ALUO
p
Ý nghĩa
000
Add
001
Subtract
010
Look at func field
011
And
100
Or
101
Xor

0
0
101
X
0011 (xor)
0
0
110
X
X
0
0
111
X
0111 (slt)
0
0
010
100000
0010 (add)
0
0
010
100010
0110 (subtract)
0
0
010
100100
0000 (and)

0
1
010
000011
1010 (sra)
0
1
010
001000
0010 (jr)
1
0
Bảng 2.1: Bảng sự thật khối ALUDecoderInstr
R-type
lw
lb
lh
sw
sb
sh
beq
Opcode
00000
0
10001
1
10000

1
1
1
1
1
x
Bne
0
0
0
0
0
0
0
0
Beq
0
0
0
0
0
0
0
1
MemRead
0
1
1
1
0

x
Jump
0
0
0
0
0
0
0
0
S
xx
10
00
01
10
00
01
xx
Bảng 2.2: Bảng sự thật khối MainDecoderInstr
bne
addi
andi
ori
xori
slti
j

101
111
xxx
xxx
ALUSrc
x
1
1
1
1
1
x
x
Bne
1
0
0
0
0
0
0
0
Beq
0
0
0
0
0
0
0

x
0
0
0
0
0
x
x
Jump
0
0
0
0
0
0
1
1
S
xx
xx
xx
xx
xx
xx
xx
xx
Bảng 2.3: Bảng giải sự thật MainDecoder (tiếp)

Lệnh add sẽ công nội dung của thanh ghi $s2 và $s3 vào thanh ghi $s0, kết quả được
hoàn thành và lưu vào thanh ghi ở chu kì 5, nhưng tại chu kì 3, lệnh and đã dung
nội dung $s0 làm toán hạng, do vậy kết quả sẽ không như mong muốn. Tương tự
đối với lệnh or.
 Giải quyết xung đột:
Có 2 cách để giải quết loại xung đột này là chờ dữ liệu tính xong rồi thực hiện lệnh
kế tiếp, hoặc chuyển dữ liệu sau khi được tính toán ở giai đoạn MEM hoặc WB về
giai đoạn EX.
 Phương pháp chờ: phần cứng sẽ phát hiện sự phụ thuộc dữ liệu và dừng những lệnh
nào có dữ liệu phụ thuộc vào lệnh trước đó cho tới khi dữ liệu được sẵn sàng.

Hình2.10: phương pháp dừng chương trình Phương pháp chuyển tiếp dữ liệu: các lệnh thường được tính toán ở giai đoạn EX
rồi chuyển đến các giai đoạn MEM và WB, do vậy ta có thể chuyển dữ liệu trờ về
giai đoạn EX cho các lệnh phụ thuộc dữ liệu phía sau.

Hình 2.11: Chuyển tiếp dữ liệu

 Giải quết xung đột cho lệnh lw
Lệnh lw chỉ tính toán địa chỉ ở giai đoạn đoạn EX, dữ liệu thực sự chỉ có được ở
giai đoạn MEM, do vậy chúng ta không thể chuyển tiếp từ giai đoạn MEM. Yêu
cầu dừng chương trình cần được thực hiện.

Hình 2.12: Dừng chương trình


Xung đột điều khiển