CÁC HỌ VI MẠCH LOGIC CƠ BẢN CÁC HỌ VI MẠCH LOGIC CƠ BẢN
I. TỔNG QUAN………………………………………………………………..3

1. Các họ mạch logic lưỡng cực……………………………………………3

2. Các họ mạch logic đơn cực...……………………………………………3

II. ĐẶC ĐIỂM CHUNG CỦA CÁC VI MẠCH LOGIC…………………….4

1. Phân loại các IC số………………………………….……………………4

2. Các đặc trưng……………………………………………………………..4

III. CÁC HỌ CỔNG LOGIC………………………………………………….10

1. Họ DDL (DIODE DIODE LOGIC)…………………………………….11

2. Họ DTL (DIODE-TRANSISTOR LOGIC) …………………………..13

3. Họ TTL (TRANSISTOR-TRANSISTOR LOGIC) ……………………13

a.
Các đặc điểm của họ TTL chuẩn………………………………………..14

b.
Họ TTL cải tiến…………………………………………………………15

c.

a.
Mức tích hợp…………………………………………………………….30

b.
Kí hiệu vỏ của IC số…………………………………………………….30

c.
Một số IC thường gặp…………………………………………………...31
z
CÁC HỌ VI MẠCH LOGIC CƠ BẢN 3
CÁC HỌ VI MẠCH LOGIC CƠ BẢN
I. TỔNG QUAN


2. Các đặc trưng:
a. Tốc độ họat động, lệ thuộc vào thời gian trễ truyền đạt.
- Có hai loại thời trễ truyền: Thời trễ truyền từ thấp lên cao t
PLH
và thời trễ
truyền từ cao xuống thấp t
PHL
. Hai giá trị này thường khác nhau. Sự thay đổi
trạng thái được xác định ở tín hiệu ra. Thí dụ tín hiệu qua một cổng đảo - Tùy theo họ IC, thời trễ truyền thay đổi tử vài ns đến vài trăm ns. Thời trễ
truyền càng lớn thì tốc độ làm việc của IC càng nhỏ.
b. Tổn hao công suất (Power requirement), xác định bởi tích số nguồn cung
cấp Vcc và dòng Icc (giá trị trung bình của dòng Icc mức 0 và mức 1), đơn vị
mW.
CÁC HỌ VI MẠCH LOGIC CƠ BẢN 5
P
D
(avg) = I
CC
(avg) . V
CC
c. Chỉ số giá trị, xác định bởi tích số tốc độ và công suất
- Để đánh giá chất lượng IC, người ta dùng đại lượng tích số công suất-vận
tốc đó là tích số công suất tiêu tán và thời trễ truyền. Chỉ số giá trị (pJ) = thời

DD
và V
SS
để chỉ nguồn và mass của IC họ
MOS)
CÁC HỌ VI MẠCH LOGIC CƠ BẢN 6
- Điện áp đầu vào ở mức cao V
IH
(High level input voltage) : điện áp tối
thiểu mà cổng có thể nhận biết mức 1
- Điện áp đầu vào ở mức thấp V
IL
(Low level input voltage) : điện áp tối đa
mà cổng có thể nhận biết mức 0
- Điện áp đầu ra ở mức cao V
OH
(High level output voltage) : điện áp tối
thiểu tại đầu ra tương ứng mức 1
- Điện áp đầu ra ở mức thấp V
OL
(Low level output voltage) : điện áp tối đa
tại đầu ra tương ứng mức 0
- Cường độ dòng điện đầu vào mức cao I
IH
(High level input current) :
dòng tối thiểu được cung cấp tương ứng với mức 1
- Cường độ dòng điện đầu vào mức thấp I

(min) và
là mức 0 khi <V
IL
(max). Điện thế trong khoảng giữa không ứng với một mức
logic nào nên gọi là vùng bất định. Do có sự khác biệt giữa V
OH
(min) với
V
IH
(min) và V
OL
(max) với V
IL
(max) nên ta có 2 giá trị lề nhiễu:
Lề nhiễu mức cao: V
NH
= V
OH
(min) - V
IH
(min)
Lề nhiễu mức thấp: V
NL
= V
IL
(max) - V
OL
(max)
- Khi tín hiệu ra ở mức cao đưa vào ngã vào, bất cứ tín hiệu nhiễu nào có
giá trị âm và biên độ >V

cho ngã vào của mạch logic 2, vai trò như một tải nối
mass. Ngã ra cổng 1 như là một nguồn dòng cấp cho ngã vào cổng 2
CÁC HỌ VI MẠCH LOGIC CƠ BẢN 9
Hình (b) cho thấy hoạt động gọi là nhận dòng: Khi ngã ra mạch logic 1 ở
mức thấp, nó nhận dòng I
IL
từ ngã vào của mạch logic 2 xem như nối với nguồn
V
CC
.
- Thường dòng nhận của tầng thúc khi ở mức thấp có trị khá lớn so với
dòng cấp của nó khi ở mức cao, nên người ta hay dùng trạng thái này khi cần
gánh những tải tương đối nhỏ, ví dụ khi chỉ cần thúc cho một led, người ta có
thể dùng mạch (Hình a) mà không thể dùng mạch (Hình b). i. Tính Schmitt Trigger
- Trong phần giới thiệu lề nhiễu, ta thấy còn một khoảng điện thế nằm giữa
các ngưỡng logic, đây chính là khoảng điện thế ứng với transistor làm việc
trong vùng tác động. Khoảng cách này xác định lề nhiễu và có tác dụng làm
giảm độ rộng sườn xung (tức làm cho đường dốc lên và dốc xuống của tín hiệu
ra dốc hơn) khi qua mạch. Lề nhiễu càng lớn khi vùng chuyển tiếp của ngã vào
càng nhỏ, tín hiệu ra thay đổi trạng thái trong một khoảng thời gian càng nhỏ
nên sườn xung càng dốc. Tuy nhiên vẫn còn một khoảng sườn xung nằm trong
vùng chuyển tiếp nên tín hiệu ra không vuông hoàn toàn.

CÁC HỌ VI MẠCH LOGIC CƠ BẢN
12 (a) Sơ đồ cổng AND (b) Sơ đồ cổng OR

Nguyên lý hoạt động của cổng rất đơn giản. Đối với trường hợp (a) chỉ duy
nhất một tổ hợp biến vào A = B = H (logic 1) làm cả hai diode D1, D2 đều bị
khóa và đầu ra Y lấy mức H, nghĩa là mạch thể hiện một cổng AND. Ngược lại,
đối với hình (b), chỉ duy nhất tổ hợp A = B = L mới không tạo được dòng qua
các diode và sụt áp trên R1 = 0. Tương ứng, đầu ra lấy mức L. Trường hợp này
mạch thể hiện một cổng OR.
CÁC HỌ VI MẠCH LOGIC CƠ BẢN 13
Ưu điểm của họ DDL:
- Mạch điện đơn giản, dễ tạo ra các cổng AND, OR nhiều lối vào. Ưu điểm
này cho phép xâu dựng các ma trận Diode với nhiều ứng dụng khác nhau.
- Tần số công tác có thể đạt cao bằng cách chọn các diode chuyển mạch
nhanh.
- Công suất tiêu thụ nhỏ.
Nhược điểm
- Độ phòng vệ nhiễu thấp ( V
RL
lớn )