LÝ THUYẾT MẠNG NƠRON 1
Lí THUYẾT MẠNG NƠRON 1.1 Nơron tự nhiên

Thành phần cấu thành cơ bản của hệ thần kinh trung ương là nơron. Tế bào
sinh học này nhận và xử lý thụng tin và sau đú giao tiếp với cỏc phần khỏc của cơ
thể con người. Hỡnh 1.1 trỡnh bày một mụ hỡnh đơn giản cỏc nơron sinh học và
hỡnh 1.2 mụ tả một nơron sinh học. Thõn tế bào thần kinh được gọi là soma và
được bao quanh bởi một lớp m
ạng huyết tương mỏng. Hỡnh 1.1: Sơ đồ 5 nơron liờn kết với nhau

2

Hỡnh 1.2: Sơ đồ một nơron sinh học


1.2 Nơron nhõn tạo

Hỡnh 1.4: Nơ-ron nhõn tạo

Cấu trỳc một nơron nhõn tạo (xem hỡnh 1.4) bao gồm cỏc thành phần sau:
Đầu vào
12
, ,...,
n
x xx
: Cỏc đầu vào nhõn với cỏc trọng số
12
, ,...,
n
ww w
. Một đầu
vào cú giỏ trị bằng 1 được gọi là 1 bias và được ký hiệu là
0
x
.
Hàm số đầu vào f tớnh tập hợp cỏc tớn hiệu đầu vào cho nơron
(, )ufxw=
, trong
đú x và w lần lượt là cỏc vectơ đầu vào và trọng số. Thụng thường chọn f là hàm
tổng
1
n
ii
i
uxw


5
Hàm sigma. Hàm sigma là hàm truyền phi tuyến hỡnh chữ S được đặc trưng bởi cỏc
yếu tố sau.
Bị chặn, cỏc giỏ trị của nú bị hạn chế giữa 2 ngưỡng, vớ dụ như [0 1], [-1 1].
Đơn điệu tăng, nghĩa là cỏc giỏ trị của g(u) khụng bao giờ giảm khi u tăng.
Liờn tục và tăng, do đú cú thể
đạo hàm ở mọi điểm trong miền của hàm xỏc định
của hàm. Cỏc kiểu hàm sigma khỏc nhau được sử dụng trong thực tế là: hàm logsig
1
1
cu
a
e
−
=
+
(hỡnh 1.5[c-1]) trong đú c là hằng số. Một hỡnh thức khỏc của hàm
logsig là hàm logsig 2 cực:
()
1
1
cu
cu
e
hu
e
−
−
−
6

Hỡnh 1.6 : (a) Mạng truyền thẳng ; (b) Mạng hồi tiếp

Khi ứng dụng đối với một hệ động học, yờu cầu tớnh toỏn nhanh luụn được
lờn hàng đầu. Mạng hồi tiếp tốn nhiều thời gian để tớnh toỏn nờn trong nội dung đồ
ỏn này, chỳng em sử dụng mạng truyền thẳng.
Sau đõy sẽ xem xột mộ
t mạng nơron truyền thẳng và tớnh toỏn đầu ra của mạng.
Vớ dụ xột mạng nơron 2 lớp sau:

Hỡnh 1.7: Mạng nơron 2 lớp

Gọi
(k)
ij
w
là trọng số của nơron thứ i, cú đầu vào là j, thuộc lớp thứ k. 7

i
x
là đầu vào thứ i, i=1,2,3

i
z

()
ax x x
zneta
ax x x
zneta
ax x x
zneta
=++
=
=++
=
=++
=

Lớp đầu ra:
(2) (2) (2) (2)
111 212 313
(2)
2
a=zw+zw+zw
o=net (a ) 1.3.2 Thuật toỏn Brandt-Lin
Tư tưởng của thuật toỏn Brandt-Lin chia nhỏ một hệ thống phức tạp thành N
hệ thống con gọi là cỏc nỳt. Mỗi nỳt cú 1 tớn hiệu đầu ra khả tớch
n
y
và nhiều tớn
hiệu đầu vào khả tớch

() ()
()
nnn
yt=Fxt n ,NÎHỡnh 2.1: Phõn tớch 1 hệ thống theo thuật toỏn Brandt-Lin

Định lý. Đối với một hệ thống cú tớnh động học cho bởi

p
ji iji
j
Fwy
ll ll
y
-
=
é ù
ê ú
=
ê
ú
ë û
å
1
1
(1)
nếu cỏc trọng số liờn kết
ij

1
1
()
2
n
mi
i
E yy
=
=−
∑
sẽ giảm dần theo thời gian. Núi túm lại là
phương trỡnh sau luụn thỏa món:
q
+1
ij jk jk i ij i
k
jj
E
www Fxy
yy
lll l'll
ll
()()g
+-
=
¶
=-
¶
å

.
là đầu vào của nỳt thứ j thuộc lớp
l
xuất phỏt từ nỳt thứ i. 9
q là số lượng nhỏnh ra xuất phỏt từ nỳt thứ j của lớp
lChứng minh. Hỡnh 2.2: Một phần của mạng nơron

ij
ij ij ij
1
i
ij
'1
ij
ww
()
ll
j
llll
j
l

jk
1
1
1
(1)
w()
()(2)
lllll
jji
l
q
k
ll ll
k
jj kj
q
lll
jk k
ll
k
jk
dE dE
dy d F x y
dy
dE E dE
dy y dy dy
EdE
wFx
ydy
−

1
w
lllll
kkj
q
l
jk
ll ll
k
j jj
m theo suy ra
dE dE
dy d F x y
thay v
dE E dE
w
dy y d y
++
+
=
=
∂
=+
∂
∑

+1
jk
+1
jk

&
&

'1
ij ij
ij
1+1 ' 1
jk ij
1
1+1 ' 1
jk ij
1
w()
w
11
(w)()
1
(w )()
llll
ii
ll
j
q
ll lll
jk i i
ll
k
jj
q
ll lll

∑
&
&
&
11
CHƯƠNG 2: GIỚI THIỆU ATMEGA 128 2.1 Đặc điểm của Atmega 128
• Khả năng thực thi cao, cụng suất tiờu thụ thấp, bộ vi xử lý 8 bit
• Bộ vi xử lý với cấu trỳc RISC :
9 Cú thể tớnh toỏn 16 triệu lệnh trờn 1s ở tần số 16MHz
9 Tạo ra đầy đủ cỏc trạng thỏi
9 32 thanh ghi với mục đớch làm việc và điều khiển thiết bị ngoại vi
9 Bộ nhớ
chương trỡnh khụng đổi và bộ nhớ dữ liệu :
9 Bộ nhớ dữ liệu chương trỡnh là 128K Bytes với chu kỡ tẩy xúa cho bộ
nhớ là 10 000 lần
9 Bộ nhớ EEPROM là 4 K bytes với chu kỳ tẩy xúa là 100 000 lần
9 Cú 4 K Bytes bộ nhớ SRAM nội
9 Cú thể lựa chọn mở rộng khụng gian bộ nhớ ngoài lờn 64 K Bytes
9 Cú chế độ khúa để bảo m
ật chương trỡnh
9 Giao tiếp SPI trong lập trỡnh trong hệ thống
• Giao tiếp JTAG (theo chuẩn IEEE 1149.1) :
9 Cú khả năng quột danh giới theo chuẩn JTAG
9 Mở rộng khả năng Debug trờn chớp

9 Chip cú 64 chõn
9 Giải điện ỏp làm việc từ 4.5 V – 5.5 V
9 Dải tốc độ từ 0 – 16 MHz
Atmega128 là bộ vi điều khiển CMOS 8 bit tiờu thụ điện năng thấp dựa trờn
kiến trỳc RISC. Cụng nghệ này cho phộp cỏc lệnh thực thi chỉ trong một chu kỡ
nhịp xung, vỡ thế tốc độ xử lý dữ liệu cú thể đạt đến 1 triệu lệnh trờn giõy ở tần số 1
Mhz. Vi điều khiển này cho phộp người thiết kế cú thể tối ưu hoỏ mức độ tiờu thụ
năng lượng mà vẫn đảm bảo tốc độ xử lớ. Phần cốt lừi của AVR kết hợp tập lệnh
phong phỳ về số lượng với 32 thanh ghi làm việc đa năng. Toàn bộ 32 thanh ghi đều
được nối trực tiếp với ALU (Arithmetic Logic Unit), cho phộp truy cập 2 thanh ghi
độc lập bằng một chu kỡ xung nhịp. Kiến trỳc đạt được cú tốc độ xử lý nhanh gấp 13
10 lần vi điều khiển dạng CISC thụng thường. Atmega128 cung cấp những đặc tớnh
sau: 128 K bytes bộ nhớ chương trỡnh, 4K bytes bộ nhớ EEPROM, 4K bytes
SRAM, 52 chõn với mục đớch vào ra thụng thường, 32 thanh ghi làm việc với mục
đớch thụng thường, bộ đếm thời gian thực (RTC), 4 bộ Timer/Counter với chế độ so
sỏnh và PWM, 2 USARTs, 8 kờnh ADC 10 bit với khả năng lựa chọn đầu vào và
lập trỡnh đượ
c hệ số khuếch đại, Watchdog timer cú khả năng lập trỡnh nhờ bộ tạo
dao động bờn trong, giao tiếp SPI, bộ giao tiếp kiểm tra lỗi theo chuẩn IEEE
1149.1, chỉ dựng để debug hệ thống và chương trỡnh trờn chip và khả năng lựa
chọn 6 chế độ tiết kiệm năng lượng. chế độ Idle ngừng hoạt động của CPU trong
khi cho phộp SRAM, Timer/Counter, cổng SPI, hệ thống ngắt ti
ếp tục gọi hàm, chế
độ power-down tiết kiệm lượng thanh ghi nhưng ổn định cho xung giao động, ko
hoạt động cỏc hàm khỏc cho đến khi cú ngắt tiếp theo hoặc reset phần cứng. Ở chế
độ power-save, Timer khụng đồng thời tiếp tục hoạt động, mà cho phộp người sử
dụng dựng một Timer cơ sở trong khi cỏc thiết bị đang ở chế độ nghỉ. Chế độ

nối với VCC thỡ quỏ trỡnh biến đổi ADC là chớnh xỏc hơn
• AREF là chõn điện ỏp so sỏnh phục vụ cho quỏ trỡnh biến đổi ADC
• PEN là chõn enable cho chế độ giao tiếp SPI Hỡnh 2.1 : Sơ đồ chõn của Atmega128
15

Hỡnh 2.2: Sơ đồ khối bờn trong của Atmega 128
16
2.3 Kiến trỳc tổng quan của Atmega128
Hỡnh 2.3 : Biểu đồ khối cấu trỳc của AVR

2.3.1 Bộ nhớ của Atmega128
Atmega 128 chứa 128 Kbytes chương trỡnh và cú chu kỳ tẩy xúa là 10 000
lần. Bộ đếm của Atmega 128 là 16 bit. Cú thể nạp chườn trỡnh cho chip qua cổng
SPI, JTAG hoặc cổng song song
Atmega 128 sử dụng kiến trỳc Harvard với bộ nhớ dữ liệu và bộ nhớ chương
trỡnh tỏch biệt nhau. Hỡnh 3.4 minh họa phỏc thảo kiến trỳc bờn trong của bộ điều
khiển Atmega 128. Bus dữ liệu dựng cho bộ nhớ
dữ liệu là một bus 8 bit, cho phộp 17

của EEPROM.

2.3.2 Tệp thanh ghi :
Atmega 128 cú 32 thanh ghi đa chức năng. Một số trong cỏc thanh ghi này
cũn cú cỏc chức năng riờng, bổ sung . Cỏc thanh ghi này được được đặt tờn từ R0
đến R31.tất cả cỏc lệnh thao tỏc trờn thanh ghi đều cú thể truy nhập trực tiếp và truy
nhập trong chu trỡnh đơn đến tất cả cỏc thanh ghi. Nhưng một ngoại lệ là cỏc lệnh 19
SBCI, SUIB, CPI, ANDI và ORI cũng như WI, cỏc lệnh nay chỉ tỏc động đến cỏc
thanh ghi R16 đến R31.
Cỏc thanh ghi từ R26 đến R31 cú cỏc chức năng bổ xung thanh ghi R0 được
sử dụng trong cỏc lệnh lạp bộ nhớ chương trỡnh LPM, trong khi cỏc thanh ghi R26
đến R31 được sử dụng làm cỏc thanh ghi con trỏ như được minh họa trờn hỡnh 2.6 Hỡnh 2.6: Tệp thah ghi của Atmega 128
2.3.3 Port (cổng) vào ra
Atmega 128 cú tất cả là 7 Port từ PortA đến PortG. Tất cả cỏc Port của AVR
đều cú trở treo bờn trong và được lựa chọn cho mỗi bit và cú thể được đọc-chỉnh
sửa-ghi khi sử dụng như một Port xuất nhập thụng thường. Điều này cú nghĩa là
đường dữ liệu của cỏc chõn sẽ được thay đổi hướng khụng định trước nếu như
khụng đặt lệnh cho nú. Mỗi b
ộ đệm đầu ra đều cú những tớnh chất đối xứng cho
việc nhập và xuất dữ liệu. Tất cả cỏc chõn đều cú điện trở kộo lờn độc lập khụng
thay đổi. Tất cả đều được bảo vệ bằng diode đối với cả nguồn và đất 20

SS
(chọn SPI là slave hay master)

Port C : ngoài chức năng vào ra thụng thường, Port C cũn cú thờm chức năng
mở rộng bộ nhớ ngoài chõn ở Port C
Pin Chức năng
PC7 AD15 (mở rộng bộ nhớ ngoài với bit dữ liệu là bit 15)
PC6 AD14 (mở rộng bộ nhớ ngoài với bit dữ liệu là bit 14)
PC5 AD13 (mở rộng bộ nhớ ngoài với bit dữ liệu là bit 13)
PC4 AD12 (mở rộng bộ nhớ ngoài với bit dữ liệu là bit 12)
PC3 AD11 (mở rộng bộ nhớ ngoài với bit dữ liệu là bit 11)
PC2 AD10 (mở rộng bộ nhớ ngoài với bit dữ liệu là bit 10)
PC1 AD9 (mở rộng bộ nhớ ngoài với bit dữ liệu là bit 9)
PC0 AD8(mở rộng bộ nhớ ngoài với bit dữ liệu là bit 8)

Port D : ngoài chức năng vào ra thụng thường, Port D cũn cú thờm chức
năng mở rộng bộ nhớ ngoài chõn ở Port D
Pin Chức năng
PD7 T2 (đầu vào bộ đếm timer/counter2)
PD6 T1 (đầu vào bộ đếm timer/counter1)
PD5 XCK1 (dựng khi giao tiếp USART1 cần dựng bộ dao động riờng)
PD4 ICP1
PD3 INT3/TXD1 (Ngắt mở rộng hoặc chõn truyền tớn hiệu của UART1)
PD2 INT2/RXD1 (Ngắt mở rộng hoặc nhận tớn hiệu của UART1) 22
PD1 INT1/SDA (Ngắt mở rộng hoặc chõn địa chỉ của giao tiếp I2C)
PD0 INT0/SCL (Ngắt mở rộng hoặc chõn địa dao động của giao tiếp I2C)


Port G : ngoài chức năng vào ra thụng thường, Port G cũn cú thờm chức
năng mở rộng bộ nhớ ngoài chõn ở Port G
Pin Chức năng
PG4 TOSC1 (tạo xung dao động riờng cho bộ timer/counter0)
PG3 TOSC2 (tạo xung dao động riờng cho bộ timer/counter0)
PG2 ALE ( chõn cho phộp chốt địa chỉ với bộ nhớ mở rộng)
PG1
____
RD
( chõn cho phộp đọc với bộ nhớ ngoài)
PG0
_____
WR
( chõn cho phộp ghi với bộ nhớ ngoài)

2.3.4 Giao tiếp với SRAM ngoài
Atmega 128 cú thể mở rộng bộ nhớ ngoài lờn 64k. Khả năng này được minh
họa trờn hỡnh 2.8. Để cho phộp truy nhập bộ nhớ SRAM ngoài trờn PORTA và
PORTC

Hỡnh 2 .8: Giao tiếp với bộ nhớ ngoài
24
2.3.5 Cấu trỳc ngắt của Atmega 128
Ngắt là một cơ cấu điều khiển dũng lệnh, cơ cấu này được thiết kế trờn hầu
hết cỏc bộ điều khiển. Trong quỏ trỡnh giao tiếp của hệ thống bộ xử lý với thế giới
bờn ngoài, nhiều sự việc xảy ra theo cỏch khụng đồng bộ, chẳng hạn người dựng cú
thể đó nhấ

Trích đoạn Cấu trỳc ngắt của Atmega

---