Thiết kế mạch logic số Phần V: Phụ lục
Phụ lục I: Giới thiệu các linh kiện đợc dùng
1. Ma trận LED 5x7:
Gồm có 35 điốt phát quang ( Light Emit Diode LED ) đợc sắp xếp thành một ma trận
5 cột và 7 hàng. Các LED trên cùng một hàng đợc nối chung anốt, các LED trên cùng một cột đ-
ợc nối chung catốt. Một LED tại vị trí hàng Hi và cột Vj chỉ sáng khi có tín hiệu chọn hàng Hi ở
mức cao ( 5V ) và tín hiệu chọn cột Vj ở mức thấp ( 0V ).
a. Sơ đồ nguyên lý:
b. Đóng vỏ và ký hiệu các chân:
Ma trận LED 5x7 đợc đóng vỏ dạng DIP ( Dual In-line Package ) gồm 14 chân. Ký hiệu
các chân xem trên hình I.1.2. Chú ý là mỗi tín hiệu V3 và H4 có tới hai đầu ra.
54
+
+
+
+
+
+
+
Hình I.1.1 Sơ đồ nguyên lý ma trận LED 5x7
H1
H2
H3
H4
H5
H6
H7
- V1 - V2 - V3 - V4
- V5
Thiết kế mạch logic số Phần V: Phụ lục
2. Bộ giải mã/phân kênh 3-8 74138 :

Thiết kế mạch logic số Phần V: Phụ lục
1 0 0 1 1 0 1 1 1 1 1 1 0 1
1 0 0 1 1 1 1 1 1 1 1 1 1 1
3. Bộ giải mã/phân kênh 4-16 74154:
Có 24 chân, gồm 4 đầu vào A, B, C,
D; 16 đầu ra 0 ữ 15; đầu cấp nguồn Vcc =
+5V (chân 24); chân 12 (GND) nối đất ; hai
đầu chọn chíp là G1 và G2.
Mỗi địa chỉ 4 bit đầu vào kích thích
một đầu ra ở mức thấp, còn tất cả các đầu ra
khác ở mức cao. Các đầu vào chọn chip cần
phải đặt thấp để vi mạch làm việc. Nếu một
hoặc cả hai đầu G1, G2 ở mức cao thì tất cả
các đầu ra sẽ ở mức cao.
Bảng chân lý của 74154:
G
1
G
2
D C B A 0 1 2 3 4 5 6 7 8 9 1
0
1
1
1
2
1
3
1
4
1

Bảng chân lý của 7493:
R01 R02 QD QC QB QA
1 1 0 0 0 0
0 X
X 0
Đếm

5. Bộ đếm nhị phân 4bit đôi 7469:
Gồm hai bộ đếm nhị phân 4 bit đợc
tích hợp trong một IC. Mỗi bộ đếm có 6
chân: 4 đầu ra đếm QA, QB, QC, QD, một
đầu vào xung đếm CKA, một đầu vào xoá
CLR.
57
Hình I.4.1 Bộ đếm nhị phân 4 bit
7469
Thiết kế mạch logic số Phần V: Phụ lục
Bộ đệm tín hiệu có tác dụng
khuyếch đại tín hiệu sau một khoảng truyền
đã bị suy giảm. Tín hiệu đầu ra có mức
logic giống tín hiệu đầu vào nhng đã
khuyếch đại đến mức cần thiết. Tín hiệu chỉ
đi theo một chiều.
74244 có 20 chân, gồm: chân V
CC
nối nguồn 5V; chân GND nối đất; 8 đầu
vào: 1A1, 1A2, 1A3, 1A4, 2A1, 2A2, 2A3,
2A4; 8 đầu ra: 1Y1, 1Y2, 1Y3, 1Y4, 2Y1,
2Y2, 2Y3, 2Y4; 2 đầu chọn chip: 1G, 2G,
khi 1G, 2G ở mức logic 0 thì tín hiệu từ đầu

CC
từ +5V
đến +15V. Dãy điện trở mắc theo kiểu phân
áp từ U
CC
đến đất tạo ra điện áp chuẩn cho
hai bộ so sánh 1 và 2, trong đó điện áp
chuẩn cho bộ so sánh 2 là U
CC
/3 và cho bộ
so sánh 1 là 2U
CC
/3. Nh ta sẽ thấy các điện
áp chuẩn này dùng để điều khiển việc định
thời gian. Trong các ứng dụng mà ta muốn
thay đổi việc định thời gian bằng phơng
pháp điện tử ta có thể thực hiện bằng cách
đa một điện áp điều chế vào chân 5 (đầu vào
điện áp điều khiển). Còn trong các ứng dụng
khác thì ta có thể nối chân 6 xuống đất qua
một tụ điện (có trị số vào khoảng 0,001àF).
Trung tâm hoạt động của vi mạch
555 là FF-RS. Đầu vào R của FF là đầu ra
58
A1
A2
A3
A4
A5
A6

74245
R
S
Rd
FF
Q
Output
Buffer
R
R
R
Comparator 1
Comparator 2
T1
T2
Hình I.8.1 Sơ đồ chức năng bộ
định thời 555
Thiết kế mạch logic số Phần V: Phụ lục
của bộ so sánh 1, còn đầu vào S của FF là
đầu ra của bộ so sánh 2. Mạch ra của FF
gồm 2 phần: một phần là bộ đệm đầu ra và
một phần gồm 2 transistor T
1
, T
2
. Trong đó
T
1
dùng để biến đổi tín hiệu ra đã đợc ghi
giữ, chính điện áp này sẽ đợc sử dụng cho

Hình I.8.2 Các chân bên
ngoài
của vi mạch 555
I C3 9
I C3 3
Đầu
vào
Địa
chỉ
Đầu
ra
dữ
liệu
Cho phép đọc
Cho phép ghi
Chọn chíp