Thiết kế mạch logic số Phần II: Thiết kế phần cứng
Chơng 1: Phân tích tổng quát và sơ đồ khối của hệ
thống
I. Sơ l ợc hoạt động của toàn bộ hệ thống
Mạch hoạt động dựa trên nguyên tắc mạch điều khiển màn hình tinh thể lỏng (LCD
controller ) , Màn hình đợc chia thành nhiều hàng và cột , Tơng ứng mỗi hàng và mỗi cột là
một ký tự đợc mã hoá địa chỉ và đợc lu giữ ứng với một ô nhớ trong bộ nhớ RAM đệm.ở đây
chúng ta thiết kế màn hình gồm 8 hàng và 16 cột.=> Cần 3 tín hiệu giải mã hàng và 4 tín hiệu
giải mã cột.Tổng cộng có tât cả 7 bít địa chỉ để xác định vị trí 1 ký tự trên màn hình .Vậy ta cần
chọn RAM có dung lợng tối thiểu là 2
7
byte =128 byte.
Mỗi ký tự trên màn hình đợc hiển thị bởi một đèn LED 5x7 bản chất của nó là các diode
phát quang đợc kết nối với nhau theo từng hàng và từng cột (xem phụ lục ) .Tơng tự nh
vậy , các ma trận đèn lại đợc tổ chức thành từng hàng và cột trên màn hình hiển thị.
25
Thiết kế mạch logic số Phần II: Thiết kế phần cứng
Mỗi ma trận đèn hiển thị một ký tự trong bảng mã ASCCI . Các mẫu ký tự này thờng đ-
ợc tạo sẵn và lu trữ cố định trong một vi mạch nhớ ROM ( ROM Word Generater Xem phụ
lục II) Mỗi ký tự tơng ứng với 1 từ mã để mã hoá. Số lợng từ mã này phụ thuộc vào sự đa dạng
của các ký tự ta cần hiển thị theo quy tắc sau
q log
2
n
q : số từ mã ( số bít tối thiểu cần mã hoá )
n : số lợng ký tự khác nhau cần hiển thị
Trong bài thiết kế mã hoá 64 ký tự => cần tối thiểu 6 bít mã hoá (D
0
D
5
).

Rom
phát ký tự
Đếm
(8x16)
Đệm 2
chiều
Ram
MT
Giải mã cột
( 16 cột )
Chốt
địa
chỉ
CLOCK
Chốt
ghi
Đệm
ghi
Đệm
đọc
Khối
nguồn
Đếm 5
RESET
Cổng
song
song
Q
0
-Q

0
-AD
5
D
6
A
0
-A
6
D
0
-D
5
D
0
-D
8
D
6
-D
8
QA,QB,QC
(D
6
-D
8
)
D
6
-D

2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
Rb
Rc
18
17
16
15

19
DIR
E
DEM 2 CHIEU
OE
LE
1
11
74LS373
D0
D1
D2
D3
D4
D5
D6
D7
3
4
7
8
13
14
17
18
Q0
Q1
Q2
Q3
Q4

IC34
T
Thiết kế mạch logic số Phần II: Thiết kế phần cứng
Khối quét và giả mã gồm các bộ giải mã 4/16 giải mã cột và bộ giải mã 3/8 giải
mã hàng ,Bộ quét ký tự là các bộ giải mã 3/5 và bộ đệm dứ liệu dùng phối hợp giải mã để chọn
hàng đa dữ liều vào
II. Sơ đồ nguyên lý và chức năng của các khối
1. Khối điều khiển
a, kết nối máy tính
Việc điều khiển ghi, đọc dữ liệu đợc thực hiện bởi máy tính ghép nối qua cổng song
song 25 chân( Cổng máy in Xem phụ luc II ) .Cổng song song máy tính có 9 đầu ra và 1 đầu
vào
6 đầu ra từ chân 2- chân7 là Bus dồn kênh AD
0
->AD
5
,chân 8 là A
6
, tín hiệu điều khiển
tách kênh đọc ghi STROBE ở chân 1 , và 1 cho phép ghi AF ở chân 14 , chân 13 và 17 kết nối
với nguồn để khởi động hệ thống
1 đầu vào BUSY ở chân 11 dùng làm chế độ bắt tay để phối hợp ghi , đọc.Ta có bảng
sau:
27
EW
AW
Truyền dữ
liệu
A0-A6
D0-D5 A0-A6

RESET
1uF
10k
DEM1CHIEU
74LS244
1
19
2
4
6
8
11
13
15
17
1A1
1A2
1A3
1A4
2A1
2A2
2A3
2A4
1G
2G
18
16
14
12
9

c
/650
F= 50 Hz
f
c
= 50 x 650 = 32500 Hz
f
c
= 1/(2RC)
Chọn R = 10 , C= 1à => f
c
= 50000 Hz =50kHz
<=> T
c
= 20 às
2. Khối quét và giải mã hàng và cột
Bộ đếm 5 (IC38) đợc thiết kế dựa trên IC7493 là bộ đếm nhị phân cấu tạo bởi 4 Flip
Flop (đếm 16 ) đợc lấy trạng thái xoá ) 5 (001B ) .Bộ đếm này phối hợp với 6 bit từ mã lấy từ
29
GND
TRI
OUT
RES
Vcc
DIS
THR
CON
Vcc
CLOCK