MỤC LỤC
MỤC LỤC 1
LỜI NÓI ĐẦU 8
CHƯƠNG I : KHÁI QUÁT CHUNG VỀ VI ĐIỀU KHIỂN 89C51 10
1.1 Cấu trúc phần cứng của MSC-51 10
1.2 Khảo sát sơ đồ chân tín hiệu của 89C51 11
1.2.1 Sơ đồ chân 11
1.2.2 Chức năng các chân tín hiệu 11
1.3 Chức năng thanh ghi đặc biệt của 89C51 12
1.3.1 Thanh ghi ACC 14
1.3.2 Thanh ghi B 14
1.3.3 Thanh ghi SP 14
1.3.4 Thanh ghi DPTR 14
1.3.5 Ports 0 to 3 14
1.3.6 Thanh ghi SBUF 15
1.3.7 Các Thanh ghi Timer 15
1.3.8 Các thanh ghi điều khiển 15
1.3.9 Thanh ghi PSW 15
1.3.10 Thanh ghi PCON (Thanh ghi điều khiển nguồn) 16
1.3.11 Thanh ghi IE (Thanh ghi cho phép ngắt) 16
1.3.15 Thanh ghi SCON 18
1.4.Cấu trúc và tổ chức bộ nhớ 19
1.4.1 Bộ nhớ chương trình và bộ nhớ dữ liệu nội trú 19
1.4.2 Bộ nhớ dữ liệu nội trú 20
1.4.3. Bộ nhớ chương trình và bộ nhớ dữ liệu ngoại trú 25
1.4.4. Bộ nhớ chương trình ngoại trú 25
1.4.5 Bộ nhớ dữ liệu ngoại trú 26
1.5. Khối tạo thời gian và bộ đếm (Timer/Counter) 27
1.5.1 Giới thiệu chung 27
Page 1
1.5.2 Các chế độ của bộ Timer 28

MOV DONGCO,A 49
INC R1 49
JNB DUNG,STOP 49
JNB PHAI,QUAYPHAI 49
RET 50
GIAMTOC: 50
CJNE R2,#19,X2 50
RET 50
X2:INC R2 50
RET 50
NUAB BIT P3.5 50
MOTB BIT P3.6 50
HT_MB BIT P1.5 50
HT_NB BIT P1.4 50
ORG 0000H 50
MAIN: 50
MOV R1,#00 50
MOV R2,#10 50
MOV R3,#2 50
Page 3
MOV 30H,#10 50
MOV DONGCO,#00 50
CHEDO: 50
JNB NUAB,NUABUOC 50
JNB MOTB,MOTBUOC 50
CJNE R3,#2,LOOP 50
LOOP: 51
JNB TRAI,QUAYTRAI 51
JNB PHAI,QUAYPHAI 51
JMP CHEDO 51

NEXT1: 53
MOV DONGCO,A 53
INC R1 53
JNB DUNG,STOP 53
JNB PHAI,QUAYPHAI 53
Page 5
GIAMTOC: 54
CJNE R2,#19,X2 54
RET 54
X2:INC R2 54
RET 54
DELAY: 54
MOV 31H,30H 54
NT1:MOV 32H,#40 54
NT:MOV 33H,#212 54
DJNZ 33H,$ 54
DJNZ 32H,NT 54
DJNZ 31H,NT1 54
RET 54
QPHAI1:DB 21H,22H,24H,28H,00 54
QTRAI1:DB 28H,24H,22H,21H,00 54
QPHAI2:DB 11H,13H,12H,16H,14H,1CH,18H,19H,00 54
QTRAI2:DB 19H,18H,1CH,14H,16H,12H,13H,11H,00 54
KIEMTRA: 54
MOV 30H,R2 54
JNB TANG,TANGTOC 54
JNB GIAM,GIAMTOC 54
RET 54
Page 6
TANGTOC: 54

chúng em đã tiến hành thiết kế mạch “Diều khiển động cơ bước bằng các nút nhấn”
dùng vi điều khiển. Phần thiết kế bao gồm : sơ đồ mạch lắp ráp, thuật toán,và viết
chương trình điều khiển cho vi xử lý.
Mặc dù chúng em đã cố gắng rất nhiều để hoàn thành đề tài này, xong do giới hạn
về thời gian cũng như kiến thức nên nội dung còn nhiều thiếu sót. Rất mong được sự
đóng gáp ý kiến của thầy cô để bản thuyết minh của chúng em được hoàn thiện hơn.
Chúng em xin chân thành cảm ơn!
Page 8
Hưng Yên, tháng năm 2012
Nhóm sinh viên thực hiện:
Bá Thị Xoan
Vũ Thị Xuân
Vũ Thị Thanh Yến
NHẬN XÉT CỦA GIẢNG VIÊN HƯỚNG DẪN.


- T0: Chân vào 0 của bộ Timer/Counter 0.
- T1: Chân vào 1 của bộ Timer/Counter 1.
- /Wr: Ghi dữ liệu vào bộ nhớ ngoài.
- /Rd: Đọc dữ liệu từ bộ nhớ ngoài.
- RST: Chân vào Reset, tích cực ở mức logic cao trong khoảng 2 chu kỳ máy.
- XTAL1: Chân vào mạch khuyếch đaị dao động
- XTAL2: Chân ra từ mạch khuyếch đaị dao động.
- /PSEN : Chân cho phép đọc bộ nhớ chương trình ngoài (ROM ngoài).
Page 11
- ALE (/PROG): Chân tín hiệu cho phép chốt địa chỉ để truy cập bộ nhớngoài, khi On-
chip xuất ra byte thấp của địa chỉ. Tín hiệu chốt được kích hoạt ở mức cao, tần số
xung chốt bằng 1/6 tần số dao động của bộ VĐK. Nó có thể được dùng cho các bộ
Timer ngoài hoặc cho mục đích tạo xung Clock. Đây cũng là chân nhận xung vào để
nạp chương trình cho Flash (hoặc EEPROM) bên trong On-chip khi nó ở mức thấp.
- /EA/Vpp: Cho phép On-chip truy cập bộ nhớ chương trình ngoài khi /EA=0, nếu
/EA=1 thì On-chip sẽ làm việc với bộ nhớ chương trình nội trú. Khi chân này được
cấp nguồn điện áp 12 V (Vpp) thì On-chip đảm nhận chức năng nạp chương trình cho
Flash bên trong nó.
- Vcc: Cung cấp dương nguồn cho On-chip (+ 5V).
- GND: Nối mát.
1.3 Chức năng thanh ghi đặc biệt của 89C51
SFR đảm nhiệm các chức năng khác nhau trong On-chip. Chúng nằm ở RAM bên
trong On-chip, chiếm vùng không gian nhớ 128 Byte được định địa chỉ từ 80h đến
FFh. Cấu trúc của SFR bao gồm các chức năng thể hiện ở bảng 2.3 và bảng 2.4.
Page 12
Thanh
ghi
MSB
Nội dung
LSB

TH1 Byte cao của Timer/Counter 1 8Dh 00000000b
TL1 Byte thấp của Timer/Counter 1 8Bh 00000000b
* SCON Serial Control 98h 00000000b
SBUF Serial Data Buffer 99h indeterminate
PCON Power Control 87h 0xxx0000b
Hình 2: Địa chỉ, ý nghĩa và giá trị của các SFR sau khi Reset
1.3.1 Thanh ghi ACC
ACC là thanh ghi tích luỹ, dùng để lưu trữ các toán hạng và kết quả của phép
tính. Thanh ghi ACC dài 8 bits. Trong các tập lệnh của On-chip, nó thường được quy
ước đơn giản là A.
1.3.2 Thanh ghi B
Thanh ghi này được dùng khi thực hiện các phép toán nhân và chia. Đối với các
lệnh khác, nó có thể xem như là thanh ghi đệm tạm thời. Thanh ghi B dài 8 bits. Nó
thường được dùng chung với thanh ghi A trong các phép toán nhân hoặc chia.
1.3.3 Thanh ghi SP
Thanh ghi con trỏ ngăn xếp dài 8 bit. SP chứa địa chỉ của dữ liệu hiện đang ở
đỉnh của ngăn xếp. Giá trị của nó được tự động tăng lên khi thực hiện lệnh PUSH
trước khi dữ liệu được lưu trữ trong ngăn xếp. SP sẽ tự động giảm xuống khi thực
hiện lệnh POP. Ngăn xếp có thể đặt ở bất cứ nơi nào trong RAM on-chip, nhưng sau
khi khởi động lại hệ thống thì con trỏ ngăn xếp mặc định sẽ trỏ tới địa chỉ khởi đầu là
07h, vì vậy ngăn xếp sẽ bắt đầu từ địa chỉ 08h. Ta cũng có thể định con trỏ ngăn xếp
tại địa chỉ mong muốn bằng các lệnh di chuyển dữ liệu thông qua định địa chỉ tức
thời.
1.3.4 Thanh ghi DPTR
Thanh ghi con trỏ dữ liệu (16 bit) bao gồm 1 thanh ghi byte cao (DPH-8bit) và 1
thanh ghi byte thấp (DPL-8bit). DPTR có thể được dùng như thanh ghi 16 bit hoặc 2
thanh ghi 8 bit độc lập. Thanh ghi này được dùng để truy cập RAM ngoài.
1.3.5 Ports 0 to 3
P0, P1, P2, P3 là các chốt của các cổng 0, 1, 2, 3 tương ứng. Mỗi chốt gồm 8
bit. Khi ghi mức logic 1 vào một bit của chốt, thì chân ra tương ứng của cổng ở mức

* RS1: Bit 1 điều khiển chọn băng thanh ghi.
* RS0: Bit 0 điều khiển chọn băng thanh ghi.
Lưu ý: RS0, RS1 được đặt/xoá bằng phần mềm để xác định băng thanh ghi đang
hoạt động(Chọn băng thanh ghi bằng cách đặt trạng thái cho 2 bit này)
Page 15
RS1 RS0
Bank 0 0 0
Bank 1 0 1
Bank 2 1 0
Bank 3 1 1
Hình 3: Chọn băng thanh ghi
1.3.10 Thanh ghi PCON (Thanh ghi điều khiển nguồn)
* SMOD: Bit tạo tốc độ Baud gấp đôi. Nếu Timer 1 được sử dụng đểtạo
tốc độ baud và SMOD=1, thì tốc độ Baud được tăng lên gấp đôi khi cổng truyền tin
nối tiếp được dùng bởi các kiểu 1, 2 hoặc 3.
* -: Không sử dụng, các bit này có thể được dùng ở các bộ VXL trong
tương lai. Người sử dụng không được phép tự định nghĩa cho các bit này.
* GF0, GF1: Cờ dùng cho các mục đích chung (đa mục đích).
* PD: bit nguồn giảm. Đặt bit này ở mức tích cực để vận hành chế độ
nguồn giảm trong AT89C51. Chỉ có thể ra khỏi chế độ bằng Reset.
* IDL: bit chọn chế độ nghỉ. Đặt bit này ở mức tích cực để vận hành
kiểu Idle (Chế độ không làm việc) trong AT89C51.
Lưu ý: Nếu PD và IDL cùng được kích hoạt cùng 1 lúc ở mức tích cực, thì
PD được ưu tiên thực hiện trước. Chỉ ra khỏi chế độ bằng 1 ngắt hoặc Reset lại hệ
thống.
1.3.11 Thanh ghi IE (Thanh ghi cho phép ngắt)
* EA: Nếu EA = 0, không cho phép bất cứ ngắt nào hoạt động. Nếu EA=1, mỗi
nguồn ngắt riêng biệt được phép hoặc không được phép hoạt động bằng cách
đặt hoặc xoá bit Enable của nó.
* -: Không dùng, người sử dụng không nên định nghĩa cho Bit này, bởi vì nó

* IE0: Cờ ngắt ngoài 0. Được đặt bởi phần cứng khi sườn xung của ngắt ngoài
0 được phát hiện. Được xoá bởi phần cứng khi ngắt được xử lý.
* IT0: Bit điều khiển ngắt 0 để tạo ra ngắt ngoài. Được đặt/xoá bởi phần mềm.
1.3.14 Thanh ghi TMOD (Thanh ghi điều khiển kiểu Timer/Counter )
* GATE: Khi TRx được thiết lập và GATE =1, bộ TIMER/COUTERx hoạt
động chỉ khi chân INTx ở mức cao. Khi GATE=0, TIMER/COUNTERx sẽ
hoạt động chỉ khi TRx = 1.
* C/(/T): Bit này cho phép chọn chức năng là Timer hay Counter.
- Bit này được xoá để thực hiện chức năng Timer
- Bit này được đặt để thực hiện chức năng Counter
* M0, M1: Bit chọn Mode, để xác định trạng thái và kiểuTimer/Counter:
- M1=0, M0=0: Chọn kiểu bộ Timer 13 bit. Trong đó THx dài 8 bit, còn TLx
dài 5 bit.
- M1=0, M0=1: Chọn kiểu bộ Timer 16 bit. THx và TLx dài 16 bit được ghép
tầng.
Page 17
- M1=1, M0=0: 8 bit Auto reload. Các thanh ghi tự động nạp lại mỗi khi bị
tràn. Khi bộ Timer bị tràn, THx dài 8 bit được giữ nguyên giá trị, còn giá trị
nạp lại được đưa vào TLx.
- M1=1, M0=1: Kiểu phân chia bộ Timer. TL0 là 1 bộ Timer/Counter 8 bit,
được điều khiển bằng các bit điều khiển bộ Timer 0, Còn TH0 chỉ là bộ Timer
8 bit, được điều khiển bằng các bit điều khiển Timer 1.
- M1=1, M0=1: Timer/Counter 1 Stopped
1.3.15 Thanh ghi SCON
SCON là thanh ghi trạng thái và điều khiển cổng nối tiếp. Nó không những
chứa các bit chọn chế độ, mà còn chứa bit dữ liệu thứ 9 dành cho việc truyền
và nhận tin (TB8 và RB8) và chứa các bit ngắt cổng nối tiếp.
* SM0, SM1: Là các bit cho phép chọn chế độ cho cổng truyền nối tiếp.
Hình 4: Chọn Mode trong SCON
* SM2: Cho phép truyền tin đa xử lý, thể hiện ở Mode 2 và 3. ở chế độ 2 hoặc 3,

nhận nối tiếp nào (trừ trường hợp ngoại lệ, xem SM2), nó cũng phải được xoá bằng
phần mềm.
1.4.Cấu trúc và tổ chức bộ nhớ
1.4.1 Bộ nhớ chương trình và bộ nhớ dữ liệu nội trú
Thật vậy 89C51 gồm 2 loại bộ nhớ :
1.Bộ nhớ chương trình
2.Bộ nhớ dữ liệu nội trú
Tất cả các bộ Flash Microcontrollers của Atmel đều tổ chức các vùng địa chỉ tách
biệt đối với bộ nhớ chương trình và bộ nhớ dữ liệu, được mô tả ở hình dưới đây. Các
vùng nhớ chương trình và dữ liệu tách biệt cho phép bộ nhớ dữ liệu được truy cập bởi
địa chỉ 8 bit, có thể được lưu trữ với tốc độ cao và được vận hành bởi một bộ CPU 8
bit. Tuy nhiên, địa chỉ bộ nhớ dữ liệu 16 bit cũng có thể được tạo ra thông qua thanh
ghi con trỏ dữ liệu (DPTR).
Bộ nhớ chương trình có thể chỉ được đọc. Chúng có thể là bộ nhớ chương trình 64
Kbyte có khả năng định địa chỉ trực tiếp. Để đọc nội dung từ bộ nhớ chương trình
ngoài, cần xác định trạng thái phù hợp cho chân /PSEN.
Bộ nhớ dữ liệu chiếm 1 vùng địa chỉ riêng biệt so với bộ nhớ chương trình. 64
Kbyte bộ nhớ ngoài có thể được định địa chỉ trực tiếp trong vùng bộ nhớ dữ liệu
ngoài. CPU tạo ra tín hiệu đọc và ghi (/RD, /WR) để truy cập bộ nhớ dữ liệu ngoài.
Bộ nhớ chương trình ngoài và bộ nhớ dữ liệu ngoài có thể được kết hợp bởi các
tín hiệu /RD và /PSEN để đưa vào 1 cổng AND và sử dụng đầu ra của cổng này để
đọc nội dung từ bộ nhớ dữ liệu/chương trình ngoài.
1.4.1.1 Bộ nhớ chương trình nội trú.
- Bộ nhớ chương trình của AT89C51 được tổ chức như thể hiện ở hình trên. Không
gian nhớ cực đại của bộ nhớ này chiếm 64 Kbyte, được định địa chỉ từ 0000h đến
FFFFh, trong đó có 4 Kbyte Flash nội trú bên trong nó và được định địa chỉ từ 0000h
đến 0FFFh. Do đó có thể mở rộng thêm 60 Kbyte bộ nhớ chương trình bên ngoài,
được định địa chỉ từ 1000h đến FFFFh. Tuy nhiên bộ VĐK này cũng có thể sử dung
toàn bộ bộ nhớ chương trình ngoài bao gồm 64 Kbyte được định địa chỉ từ 0000h đến
FFFFh.

Có thể truy cập
bằng địa chỉ trực
Có thể truy cập
bằng địa chỉ trực
tiếp và gián tiếp
FFh
0
7Fh
80h
FFh
tiếp
(SF
R)
80h
128 Byte cao
128 Byte
thấp
- Vùng nhớ còn lại gồm 80 Byte có địa chỉ từ 30h đến 7Fh được dành riêng cho
người sử dụng để lưu trữ dữ liệu. Đây có thể xem là vùng RAM đa mục đích. Có thể
truy cập vùng nhớ này bằng địa chỉ trực tiếp hoặc gián tiếp thông qua các thanh ghi
(R0 hoặc R1) ở dạng mức Byte.
b. Vùng nhớ dành cho SFR
Vùng nhớ này được định địa chỉ từ 80h đến FFh, và được truy cập bằng địachỉ
trực tiếp.
c. Các lệnh truy cập bộ nhớ dữ liệu nội trú.
- MOV A, <src>: Chuyển dữ liệu từ toán hạng nguồn (các ô nhớ, thanh
ghi có địa chỉ trực tiếp hoặc gián tiếp trong on chip, các giá trị trực hằng chứa
trong câu lệnh) vào thanh ghi tích luỹ.
- MOV <dest>, <src>: Chuyển dữ liệu từ toán hạng nguồn vào toán
hạng đích (các ô nhớ, thanh ghi có địa chỉ trực tiếp hoặc gián tiếp trong on

yyyy
yyyy
yyyy
7F 7E 7D 7C 7B 7A 79 78
77 76 75 74 73 72 71 70
Bank 3
Bank 2
Bank 1
Default register bank for R0-R7
1F
18
11
10
0F
08
07
00
2F
2E
2D
2C
yyy
yyy
yyy
yyy
yyy
yyy
yyy
yyy
yyy

bởi cổng P0 và được chốt nhờ tín hiệu ALE. Mạch chốt giữ cho byte thấp của địa chỉ
ổn định trong cả chu kỳ bộ nhớ. Trong nửa chu kỳ sau của bộ nhớ, cổng P0 được sử
dụng làm kênh dữ liệu, lúc này dữ liệu có thể được đọc hoặc ghi.
1.4.4. Bộ nhớ chương trình ngoại trú.
Bộ nhớ chương trình ngoài là bộ nhớ chỉ đọc, được cho phép bởi tín hiệu/PSEN.
Khi có một EPROM ngoài được sử dụng, cả P0 và P2 đều không còn là các cổng I/O
Page 25
Hình 8: Đồ thị thời gian quá trình nhận lệnh từ ROM ngoài
AT89C51
P1 P0

/EA

LE

P3
P2

/PSEN
EPROM
AD0 AD7

A0 A7
A8 A15
/0E

Latch
D
Q